GİRİŞ LOJİK KAPILARIN GERÇEKLENMESİ

Transkript

1 GİRİŞ LOJİK KAPILARIN GERÇEKLENMESİ 0.1 Genel Açıklamalar Genel olarak Boolean değerlernn gösterm çn gerlm değerler kullanılır ve k adet Boolean durumunu (lojk 0 ve 1) göstermek çn k gerlme htyaç duyulur. Eğer lojk 1 değern temsl etmek çn kullanılan gerlm değer, lojk 0 değern temsl eden gerlm değernden daha büyükse, bu gösterme poztf lojk gösterm denlr. Aksne, eğer lojk 1 değern temsl etmek çn kullanılan gerlm değer, lojk 0 değern temsl eden gerlm değernden daha küçükse, bu gösterme negatf lojk gösterm denlr. Tüm deneyler boyunca poztf lojk gösterm kullanılacaktır. Lojk kapılar, dyotlar ve drençler, tranzstorler ve drençler, veya dyotlar, tranzstorler ve drençler le bu elemanların, br anahtar elemanı fonksyonunu gerçekleyecek şeklde tasarlanması le elde edlr Lojk Kapıların Dyotlar le Gerçeklenmes İlk olarak p-n dyotunu ele alalım. Dyot üzerndek gerlm yaklaşık olarak 0.7V a ulaştığında, akım, dyot üzernden ler yönde (dyot sembolünde verlen yönde) akar. Bu durumda dyotun ler yönde letme geçtğ (kutuplandığı) belrtlr. Akım değer artmaya başladıkça, dyot üzerndek gerlm fazla artmaz ve genel olarak sabt kaldığı varsayılır. 0.7V tan düşük veya negatf gerlm uygulandığında, sızıntı akımları hmal edlrse, dyot üzernden akım akmaz. Negatf gerlm uygulandığında se dyotun ger yönde kutuplandığı belrtlr. Üç grşl AND kapısının dyotlar le tasarımı, Şekl 0.1a da verlmştr. Ek grşler, ek dyotların eklenmes le sağlanablr. Şekl 0.1 de verlen dyotların, 0.7V ta ler yönde letme geçtğ, lojk 0 çn gerlm değernn 0V ve lojk 1 çn gerlm değernn 5V olduğu kabul edlmştr. Tüm grşler 0V a sahp olduklarında, tüm dyotlar ler yönde letme geçer ve akım, 5V luk kaynaktan R drenc, dyotlar ve grş noktaları üzernden akar. Eğer dyotlar eş se, akım, dyotlar üzerne eşt olarak bölünür. Bu yüzden çıkış gerlm, 0.7V le grş gerlm (0V) arasındak gerlm farkı, yan 0.7V olur. Bu gerlm, çıkış 0 sevyes olarak alınır. Eğer grşlerden brnn gerlm 5V (lojk 1 değern temslen) yapılırsa, lgl dyot ters yönde kutuplanacaktır fakat dğer dyotlar hala ler yönde letmde oldukları çn akım, bu dyotlar üzernden akmaya devam edecektr ve çıkış, lojk 0 sevyesnde kalacaktır. Bütün grşlere 5V uygulandığında se, bütün dyotlar açık devre olacaktır ve çıkış gerlm, 5V 1

2 olacaktır. Burada şuna dkkat etmek gerekr; çıkışın lojk 0 sevyesn temsl eden çıkış gerlm, grş gerlmnden 0.7V daha büyüktür ve çıkışın lojk 1 sevyesn temsl eden çıkış gerlm, grş gerlm (5V) le aynı değere sahptr. Eğer benzer yapılı br kapı le bu kapı ard arda bağlanırsa, knc kapı çıkışının 0 sevyesnn gerlm maksmum 1.4V, eğer br üçüncü kapı bağlanırsa, üçüncü kapı çıkışının 0 sevyesnn gerlm maksmum 2.1V olacaktır. Her kaskad kapı bağlanışı sırasında lojk 0 sevyes lojk 1 sevyesne yaklaştığı çn dyotlar le tasarlanan brçok AND kapısı kaskad bağlanamaz. Şekl 0.1b de üç grşl dyotlu OR kapısı verlmştr. Yne ek grşler, ek dyotların eklenmes le sağlanablr. Bütün grşlere 0V uygulandığında, çıkış gerlm, bütün dyotlar açık devre olduğu çn 0V olacaktır. Eğer grşlerden herhang brne 5V uygulanırsa, lgl dyot letme geçer ve çıkış gerlm, grş gerlmnn 0.7V eksğne yan 4.3V a sahp olur ve bu gerlm, lojk 1 sevyes olarak alınır. Dyotlu AND kapısı çn verlen aynı nedenlerden dolayı dyotlar le tasarlanan brçok OR kapısı kaskad bağlanamaz. Şekl 0.1 : a) Üç grşl AND kapısı b) Üç grşl OR kapısı Lojk Kapıların İk Kutuplu Tranzstorler le Gerçeklenmes Temel Boolean şlemlernden br olan NOT şlem, dyot ve drenç elemanları le gerçeklenemez. NOT şlem çn aktf elemanların (tranzstor) kullanılması gerekr. Lojk kapıların tasarımında tranzstorler, genellkle tam letm ya da tam kesm durumlarında çalıştırılır. Tam letm durumu doyma, tam kesm durumu se kesm olarak adlandırılır. İlk olarak k kutuplu tranzstorü ele alalım. Bu tranzstorün üç adet bağlantısı, emetör (emetor), baz (base) ve kollektör (collector), ve bu bağlantılar le lşkl üç adet akımı, I E, I B ve I C vardır. Emetör akımının akış yönü, tranzstorün tpne göre tranzstor üzernde verlen sembol yönündedr. n-p-n tranzstorlerde emetör akımı, emetörden dışarı doğru, baz ve kollektör akımı se çer doğru akar. Br p-n-p tranzstorde se durum, n-p-n tranzstordeknn 2

3 tersdr. Emetör akımının değer, baz ve kollektör akımlarının toplamı, I E = I B + I C, le belrlenr. Br k kutuplu tranzstorde baz-emetör ve baz-kollektör jonksyonları dyotlardan oluşur ve baz-emetör gerlm yaklaşık olarak 0.6V ve 0.7V arasında ken kolektör akımı; Ic= h FE I B (0.1) lşks le belrlenr. Burada h FE, DC akım kazancıdır. Bu değer genellkle 100'den büyüktür ve bu yüzden baz akımı, kollektör akımından oldukça küçüktür ve emetör akımı, yaklaşık olarak kollektör akımına eşttr. Baz akımı 0A olduğu müddetçe, sızıntı akımları da hmal edlrse, kollektör ve emetör akımları 0A olacaktır. Bu durumda tranzstorün kesmde olduğu ve tranzstorün emetör ve kollektör bağlantıları arasının açık olduğu br anahtar gb davrandığı belrtlr. (Şekl 0.2a) Besleme kaynağı le kollektör arasındak kutuplama drenc R C üzernden akım akmadığı çn bu drenç üzernde br gerlm oluşmayacaktır. Bu yüzden kollektördek gerlm, besleme gerlmne, 5V, eşt olacaktır. Kesm durumu genellkle baz ve emetör arasına 0V un uygulanması le sağlanır ama 0.6V un altında br gerlm uygulamak da yeterldr. Baz-emetör gerlm 0.6V u aştığında se baz akımı artacak ve (0.1) e göre kollektör akımı da artacaktır. Bu durumda, kutuplama drenc üzerndek gerlm artar ve kollektör gerlm düşmeye başlar. Kollektör ve emetör arasında doyma gerlm V CEsat, olarak adlandırılır ve yaklaşık olarak 0.2V olan br mnmum gerlm değerne sahp olduğu çn kollektör gerlm, 0.2V un altına düşemez. Baz akımı artmaya devam ettkçe kollektör ve baz akımı arasındak lşk, (0.1), korunamayacaktır ve kollektör gerlm ve akımı yaklaşık olarak sabt kalacaktır. Bu durumda, tranzstorün doyuma ulaştığı belrtlr. (Şekl 0.2b) Doyma durumunda kollektör akımı, besleme gerlm, 5V, ve kutuplama drenc R C le I C = (5 V CEsat )/R C şeklnde tanımlanır. Şekl 0.2 : İk kutuplu tranzstorün br anahtar elemanı olarak davranışı 3

4 Şekl 0.3 te br NOT kapısını gerçekleyen tranzstor devres verlmştr. Eğer grş gerlm 0V (veya 0.6V tan düşük) se baz ve kollektör akımı oluşmayacaktır ve kollektör gerlm 5V olacaktır. Grş gerlm, 0.7V tan yeternce büyük olduğu müddetçe tranzstor doyuma ulaşacaktır ve çıkış gerlm 0.2V a, (V CEsat ) düşecektr. Bu yüzden devre, çıkışın lojk 0 sevyes 0.2V ve lojk 1 sevyes 5V olan br NOT kapısı gb davranacaktır. Şekl 0.3 : NOT kapısı Dyot-Tranzstor-Lojk (DTL) Kapılar Bölüm de verlen dyotlu AND kapısı ve Bölüm de verlen tranzstorlü NOT kapısı le dyot-tranzstorlü br DTL NAND kapısı yapısı, Şekl 0.4 te verlmştr. Şekl 0.4 : DTL NAND kapısı Tranzstor-Tranzstor-Lojk (TTL) Kapılar İlk standart TTL, 1963 yılında sunulmuştur ve bugünkü brçok lojk devre elemanına temel oluşturmuştur. Br DTL kapı, br TTL kapıya grş dyotlarının yerne bu dyotlar le aynı 4

5 şlev gerçekleştren çoklu-emetör tranzstorün kullanılması le dönüştürüleblr. Br çokluemetör tranzstor, brden fazla emetör bölges olan br tranzstordür ve her br emetör-baz jonksyonu, dyotlu AND devresndek br dyot olarak şlev görür. Çoklu-emetör tranzstor kullanılarak tasarlanan br TTL NAND kapısı, Şekl 0.5 te verlmştr. Şekl 0.5 : TTL NAND kapısı Bunun yanında tranzstorler le gerçeklenen k grşl NAND ve NOR kapıları Şekl 0.6 da verlmştr. Şekl 0.6 : a) TTL NAND kapısı b) TTL NOR kapısı Schottky TTL (TTL-S) TTL kapılarda tranzstorler, ya kesmde ya da doymada çalışarak br anahtarlama devres oluştururlar. Br tranzstor doymaya ulaştığı zaman tranzstorün bazına, kollektör akımını 5

6 sağlamak çn yeterl olan akımdan daha fazla akım grer ve tranzstorün doymadan çıkması çn atılması gereken aşırı yük brkmne neden olur. Bu aşırı yükü atmak nanosanyeler mertebesnde zaman alır ve devrenn çalışma hızı, tranzstorün doymaya grmeyecek şeklde düzenlenmes le arttırılır. Bu yüzden tranzstorün baz le kollektörü arasına Schottky adı verlen br dyot yerleştrlr. TTL devreler üzernde gerçeklenen bu değşklk, lk olarak 1969 yılında yapılmıştır. Düşük güç tüketmne sahp Schottky TTL (TTL-LS) se 1971 yılında sunulmuştur. Bunun üzerne gelştrlmş düşük güç tüketmne sahp TTL-ALS yapıları sunulmuştur. TTL ales çnde propagasyon geckme süres le güç tüketm arasındak bu karşılaştırma, Tablo 0.1 de verlmştr. Tablo 0.1 : Farklı TTL serlernn performans karşılaştırılması Lojk serler Propagasyon geckme süres (ns) Güç tüketm (mw) Hız-güç çarpımı (pj) TTL TTL-S TTL-LS 9, TTL-AS 1, TTL-ALS Emetör Kuplajlı Lojk (ECL) ECL tasarımda elemanların yüksek şlem hızına sahp olablmeler çn tranzstorlern doyuma grmeler, uygun eleman değerlernn seçm le önlenr. Br ECL devresndek tranzstorler, kesm veya letm durumunda çalışırlar. Besleme gerlmler 0V ve 5.2V tur ve lojk sevyeler TTL de verlenler le aynı değldr Metal-Okst-Yarıletken (MOS) Kapılar TTL ve ECL kapılarında kullanılan k kutuplu tranzstorler yerne metal-okst-yarıletken alan etkl tranzstorlern (MOSFET) kullanılması le br alternatf kapı ales ortaya çıkmıştır. Br MOSFET, n-kanal (nmos) veya p-kanal (pmos) olarak gerçekleneblr ve bu k tür, kanal oluşturmalı (enhancement) ve ayarlamalı (depleton) modlarda çalıştırılablr. Br MOS tranzstorün üç adet bağlantısı, kaynak (source), geçt (gate) ve savak (dran), vardır. Kanal oluşturmalı modda çalışan br n-kanal MOSFET ele alalım. Bu tranzstor genel olarak savak bağlantısına, kaynak bağlantısına göre poztf br gerlmn uygulanması le çalıştırılır. Geçt-kaynak gerlm, V GS, 0V olduğunda kaynak le savak arasından akım akmaz (Şekl 0.7a) ve V GS gerlm arttırıldığında kaynak le savak arasında letmn olduğu br noktaya ulaşılır (Şekl 0.7b). İletmn başladığı bu gerlm, eşk gerlm, V T, olarak adlandırılır. Geçtkaynak arasındak gerlm, eşk gerlmn aşmaya başladığında I DS akımının değer artar. 6

7 Böylece bu eleman, letm ve açık devre konumları le br lojk eleman olarak davranır. V T gerlm yaklaşık 1V tur. Şekl 0.7 : Kanal oluşturmalı n-kanal MOSFET n br anahtar elemanı olarak davranışı Kanal ayarlamalı çalışan br n-kanal MOSFET te se V T gerlm negatftr. V GS gerlm 0V olduğunda, kaynak le savak arasında letm başlar. Geçt-kaynak gerlm, negatf eşk gerlmnden düşük olduğu zaman se letm durur. Böylece br k-durumlu eleman elde edlr. pmosfet ler, nmosfet lere benzer şeklde çalışır fakat bütün gerlmlern polartes değştrlr. pmosfet n br anahtar elemanı olarak davranışı, nmosfet te verlenn ters şeklndedr. pmos, nmos un gerçeklenmes sırasında karşılaşılan zorluklardan dolayı daha önce ortaya çıkmıştır ve nmos elemanlar, pmos elemanlardan yaklaşık olarak 2-3 kat daha hızlı şlem yapablmektedrler. Şekl 0.8 de, kanal oluşturmalı modda çalışan nmosfet ler le tasarlanan NOT, NAND ve NOR kapıları verlmştr. Şekl 0.8 : a) MOS NOT kapısı b) MOS NAND kapısı c) MOS NOR kapısı 7

8 0.1.8 Tümlemel Metal-Okst-Yarıletken (CMOS) Kapılar Tümlemel MOS (CMOS) yapının temel taşlarını, n-kanal ve p-kanal MOSFET tranzstorler oluşturur ve lojk kapılar, bu yapılar kullanılarak gerçekleneblr. CMOS teknolojsnde temel fkr, besleme ve toprak şaretlernn hçbr zaman brleşmemesdr. 74C00, dört adet k grşl AND kapısı çeren TTL 7400 tümdevresnn CMOS karşılığıdır. Brçok uygulamada, TTL n CMOS versyonlarının kullanılmasının sebeb, bu tümdevrelern TTL e nazaran daha az güç tüketmesdr. Fakat bu tümdevreler, TTL e nazaran daha yavaş çalışır. 8

9 DENEY 1 : TTL ve CMOS KAPI KARAKTERİSTİKLERİ 1.1 Genel Açıklamalar Sayısal tümdevrelern temel karakterstkler, tümdevrelere at olan grş/çıkış-düşük/yüksek sevye gerlm ve akım değerlernn yanı sıra gürültü marjları, propagasyon geckme süreler, güç tüketmler, grş ve çıkış yelpaze sayısı olarak blnr. Gürültü marjı (NM), gürültünün kapı tarafından tolere edlebleceğ en büyük genlk değerdr. Lojk kapılarda gürültü, kapının grşndek stenmeyen akım ve gerlm değşklkler olarak tanımlanır. Gürültünün değer çok büyük olursa, stenmeyen çıkışlara neden olablr. Bununla beraber, sayısal sstem grşndek gürültü gerlm sevyes, gürültü marjından düşük sevyede se bu gürültü, analog sstemlerde olduğu gb brkerek çıkışa aktarılmaz. Şekl 1.1 de gürültü marjının grafksel gösterm verlmştr. Şekl 1.1 : Gürültü marjının grafksel gösterm Şekl 1.1 de, V IL : Kapının düşük (LOW) olarak algılayableceğ en yüksek grş gerlm sevyes, V IH : Kapının yüksek (HIGH) olarak algılayableceğ en düşük grş gerlm sevyes, V OL : Kapının düşük (LOW) olarak verebleceğ en büyük gerlm sevyes, V OH : Kapının yüksek (HIGH) olarak verebleceğ en düşük gerlm sevyes olarak tanımlanır. Gürültü marjı, yüksek sevye çn, NM H = V OH V IH, düşük sevye çn, NM L = V IL V OL, olarak tanımlanır. Br lojk kapının stenen çıkışı vermes çn kapının grşndek gürültü gerlmnn değer, Şekl 1.1 de gösterlen gr renkl bölgelerdek gürültü marj değerlerne eşt veya küçük olmalıdır. Syah renkl bölge se kapı çıkışının kararsız hale geldğ grş gerlm değer aralığını göstermektedr. Gürültünün genlğ, bu gürültü marjları dışına çıktığında kapı, stenmeyen çıkışlar vereblr veya kararsız hale geleblr. Sayısal devrelerde kapılar, brbrne kaskad olarak bağlandığı çn düşük sevyel grş gerlm, V OL değernden daha yüksek ve yüksek sevyel grş gerlm, V OH değernden daha düşük olamaz. Propagasyon geckme süres, t P, br elemanın grşndek sevye değşm le elemanın 9

10 çıkışında oluşacak sevye değşm (yüksek sevyeden alçak sevyeye, H-L, alçak sevyeden yüksek sevyeye, L-H) çn geçen süredr. t PHL, grş gerlmnn V IH ye veya V IL ye göre %50 değştğ andan tbaren çıkış gerlmnn V OH den V OL ye %50 değşene kadar geçen süredr. t PLH de benzer şeklde çıkışın V OL den V OH ye geçş çn tanımlanır. t PLH ve t PHL genellkle brbrne eşt değldr ve kapının ortalama geckme süres; τ ort t PLH + t = 2 şeklnde belrlenr. Propagasyon geckme süres, kapının çalışableceğ en büyük frekans değer le doğrudan lgldr. Genellkle sayısal devrenn çalışma frekansı, toplam en kötü geckme süres le belrlenr. Yükselme süres (t r ); grş gerlmnn V IL değernn %10 fazlasından, V IL nn %90 fazlasına kadar artımı sırasında geçen süredr. Düşme süres (t f ) se V IH değernn %10 eksğnden, V IH nn %90 eksğne kadar azalması sırasında geçen süre olarak tanımlanır. Propagasyon geckme, yükselme ve düşme sürelernn genlk-zaman dyagramı, Şekl 1.2 de verlmştr. PHL Şekl 1.2 : Propagasyon geckme süreler, yükselme ve düşme süreler Güç tüketm, kapı elemanın çalışması sırasında harcadığı güç olarak tanımlanır ve P ds = V CC. I CC fadesyle hesaplanır. I CC değer, düşük ve yüksek sevyelerde harcanan akımların aynı olmamasından dolayı bu k değern ortalaması, I CC = (I CCH + I CCL )/2, olarak 10

11 fade edlr. Tüm elektronk elemanlarda olduğu gb lojk kapılarda da br mktar enerj ısıya dönüşür. Bu ısı, tümdevrede fzksel hataların oluşmasına ve tümdevrenn yıpranmasına neden olur. Bu yüzden tümdevre tasarımlarında, genellkle güç tüketm daha az olan ve aynı zamanda genş ölçekl tasarımları destekleyen CMOS teknolojs kullanılır. Br kapının grş yelpaze sayısı, kapının destekleyebleceğ grş sayısı olarak tanımlanır. Çıkış yelpaze sayısı se, kapının normal çalışma sınırları dışına çıkmadan bu kapının çıkışına bağlanablecek maksmum kapı sayısıdır. Düşük sevye (lojk 0) çıkışa sahp br kapının çıkış yelpaze sayısı, yüksek sevye (lojk 1) çıkışa sahp aynı kapının çıkış yelpaze sayısına, her br sevyedek maksmum çıkış akım değerler ve grş akım değerler farklı olduğu çn eşt değldr. Buna göre her br sevyedek çıkış yelpaze sayısı, Lojk 1 çıkışına sahp kapının çıkış yelpaze sayısı : I OH(max) /I IH(max), Lojk 0 çıkışına sahp kapının çıkış yelpaze sayısı : I OL(max) /I IL(max) olarak ve kapının çıkış yelpaze sayısı mn(i OH(max) /I IH(max), I OL(max) /I IL(max) ) olarak belrlenr. Sayısal tümdevreler, üretlrken uygulanan teknolojlere göre şu şeklde sınıflandırılırlar: ECL : Emetör-kuplajlı lojk TTL : Tranzstor-tranzstor lojk I 2 L : Entegre enjeksyonlu lojk MOS : Metal-okstl yarı letken CMOS : Tümlemel metal-okstl yarıletken TTL, genş çaplı br sayısal fonksyonlar lstesne sahptr. ECL, yüksek hızlı şlemler, MOS ve I 2 L, yüksek bleşen yoğunluğu, CMOS se düşük güç tüketm gerektren sstemlerde kullanılmaktadır. TTL ve CMOS lojk alesne mensup tümdevrelern kendlerne has özellkler şu şeklde verleblr: TTL-teknolojs (74xx) : Lojk devrelerde en sık kullanılan teknolojdr ve k temel unsur le karakterze edleblr. Kapı başına geckme süres, yaklaşık olarak 20ns ve güç tüketm 15mA/lojk kapı. TTL-teknolojs (54xx) : Temel olarak TTL tümdevreler le aynı özellklere sahptr, fakat asker amaçlara yönelk üretlrler. TTL-L (74Lxx) : Daha az güç harcarken, daha düşük hıza sahptrler. TTL-S (Schottky : 74Sxx) : TTL-LS tümdevreler kadar hızlı olmasına rağmen fazla güç tüketrler. TTL-LS (Low Schottky : 74LSxx) : TTL tümdevrelerden daha az güç tüketrken, TTL tümdevreler le aynı şlem süresne sahptr. 11

12 TTL-AS (Advanced Schottky : 74ASxx) : Yüksek frekanslarda çalışablmelerne rağmen TTL tümdevrelerden daha fazla güç harcarlar. TTL-ALS (Advanced LS : 74ALSxx) : LS tümdevrelerden daha hızlı ve daha yüksek çıkış akımına sahptr. TTL-H (Hgh speed : 74Hxx) : Yüksek frekanslarda çalışablmelernn yanı sıra gürültü marjları yüksektr. TTL-F (Fast I/O : 74F) : Yüksek hızlara sahptr ve bunun çn çok fazla güç harcar. TTL-OC : Bu sayısal tümdevreler, TTL le benzer özellklere sahptr fakat TTL le karşılaştırıldığında daha fazla propagasyon geckme süresne sahptr. CMOS (4xxx & 74Cxx) : Bu teknolojnn en öneml avantajı, düşük güç tüketmne sahp olmasıdır. CMOS-AC (74ACxx) : Yüksek hızlı ve TTL uyumludur. CMOS-HC (74HCxx) : Yüksek hızlara sahptr. CMOS-H (Hgh speed : 74HCTxx) : Düşük güç tüketm sağlarken daha yüksek frekanslarda çalışma olanağı sağlar. Tablo 1.1 de bazı lojk alelern brbrleryle çıkış yelpaze sayısı, güç tüketm, gürültü marjı, propagasyon geckme süres ve çalışma frekansı açılarından karşılaştırması verlmştr. Tablo 1.1 : Bazı lojk alelernn brbrleryle karşılaştırılması (VG: Çok y, G: İy, P: Zayıf) Ale Lojk Kapı Çıkış Yelpaze Güç Tüketm Gürültü Marjı Propagasyon Frekans(MHz) Sayısı (mw/kapı) Geckmes (ns/kapı) TTL NAND VG TTL-H NAND VG 6 50 TTL-L NAND 20 1 VG 33 3 TTL-LS NAND 20 2 VG 9,5 45 TTL-S NAND VG TTL-AS NAND VG 1,5 175 TTL-ALS NAND 20 1 VG 4 50 ECL 10K OR-NOR P 2 >60 ECL100K OR-NOR?? P MOS NAND G C NOR/NAND /1 VG HC NOR/NAND /0.6 VG HCT NOR/NAND /0.6 VG AC NOR/NAND /0.75 VG 5, ACT NOR/NAND /0.75 VG 4,

13 1.2 Deney Önces Hazırlıklar 1. TTL ve CMOS teknolojler arasındak farklılıkların ncelenmes. 2. Deney sırasında gerçeklenecek olan Şekl 1.5 tek devrenn CAD araçları le smülasyonun yapılıp kısa br rapor halnde sonuçların getrlmes. 3. Deney sırasında kullanılacak tümdevrelern statk ve dnamk karakterstklernn tümdevre kataloglarından ncelenmes. 1.3 Deney Sırasında Yapılacaklar 1. TTL NOR Kapısının Statk Karakterstklernn Bulunması 1-A. Boşta Çalışma Karakterstğ Boşta çalışma karakterstğ, kapı çıkışı yüksüz ken V = f V ) bağıntısıdır. Şekl 1.3 te verlen devrey deney setne kurarak boşta çalışma karakterstğn, uygun değerler alarak br tablo halnde elde ednz. o ( Şekl 1.3 : Boşta çalışma karakterstğnn çıkartılması çn kurulacak devre 1-B. Yüklü Çalışma Karakterstğ Yüklü çalışma karakterstğ, kapının çıkış ucuna belrl sayıda eleman bağlanarak yüklendğ durumdak V = f V ) bağıntısıdır. Şekl 1.4 tek devrey deney setne kurarak yüklü çalışma o ( karakterstğn, uygun değerler alarak br tablo halnde elde ednz. Şekl 1.4 : Yüklü çalışma karakterstğnn çıkartılması çn kurulacak devre 13

14 2. CMOS Kapıların Statk Karakterstklernn Bulunması Brnc bölümde TTL NOR kapısı çn yapılanları, CMOS NOR kapısı çn tekrar ednz. 3. TTL Kapılarının Dnamk Karakterstklernn Bulunması Br lojk kapının geckmesnn Şekl 1.2 de gösterldğ gb, t PLH ve t PHL olmak üzere k bleşen vardır. Deneyde br kapının toplam geckmes, tek sayıda NOR kapısının oluşturduğu oslatör devresnn (rng oslatörü) ürettğ şaretn peryodunun ölçülmesyle bulunacaktır. Bunun çn Şekl 1.5 tek devrey deney setne kurarak oluşan salınımların peryodunu osloskop yardımıyla belrleynz. Şekl 1.5 : Rng Oslatörü 4. CMOS Kapıların Dnamk Karakterstklernn Bulunması İknc bölümde TTL NOR kapısı çn yapılanları, CMOS NOR kapısı çn tekrar ednz. 5. TTL Kapıları Üzernde Harcanan Gücün Ölçümü TTL NOR kapısı üzernde harcanan gücü, Şekl 1.6 dak devrede tüm grşlere 1Hz le 1MHz arasında çeştl frekanslarda TTL şaret uygulanmış ken ölçerek, P ds = g( f ) bağıntısına lşkn güç ve frekans değerlern tablo halnde elde ednz. (V CC = 5V, P ds = V CC. I CC ) I CC akımı, gerlm kaynağı le tümdevre arasına konulan R = 100Ω luk drenç üzerndek gerlm düşümü le hesaplanacaktır. Şekl 1.6 : TTL kapıları üzernde harcanan gücün bulunması çn kurulacak devre 6. CMOS Kapıları Üzerndek Harcanan Gücün Ölçümü Üçüncü bölümde TTL NOR kapısı çn yapılanları, CMOS NOR kapısı çn tekrar ednz. 14

15 1.4 Raporda İstenlenler 1. TTL teknolojs le üretlmş NOR kapısının propagasyon geckmesnn değern katalogdan bulunuz. NOR kapısının hızının ne olableceğn belrtnz. Bu hız pratkte çalışma frekansı olarak adlandırılır. 2. Gürültü marjının çok büyük veya çok küçük olmasının ne gb yararlar veya zararlar sağlayacağını açıklayınız. 3. Tümdevrelerde güç kaybının ve tümdevre akım değerlernn büyük olmasının, tümdevre ve tümdevrenn bulunduğu sstem çnde ne gb sonuçları berabernde getreceğn belrtnz. 4. Günümüzde besleme gerlm 5V olan tümdevreler yerne besleme gerlm 3.3V olan tümdevreler kullanılmaya başlanmasının nedenlern belrtnz. 5. Çok genş ölçekl devrelern tasarımında CMOS teknolojs TTL teknolojsne göre terch edlmektedr. Bunun nedenlern CMOS teknolojsn TTL teknolojs le karşılaştırarak açıklayınız. Malzeme Lstes 1 adet 4001 CMOS NOR kapı tümdevres 1 adet 7402 TTL NOR kapı tümdevres 1 adet 100 ohm luk drenç 15

16 DENEY 2 : KOMBİNEZONSAL DEVRE ANALİZİ 2.1 Genel Açıklamalar Grş değşkenler x = x 1, x 2,, x n ve çıkış değşken z olan br Boolean fonksyonu; eğer z çıkışının değer, x değerlernn sadece o ank değerlerne bağlı ve z nn öncek değerlernden tamamen bağımsız se br kombnezonsal fonksyondur. Br kombnezonsal fonksyonun devre elemanları kullanılarak gerçeklenmes sonucu elde edlen devreye, kombnezonsal devre denlr. Kombnezonsal devrelern grafları, yönlü ve çevre çermeyen graflardır (DAG) ve gerbesleme bağlantıları çermez. Bu yüzden kombnezonsal devrelere çevrmsz devreler de denlr. Kombnezonsal devrelern analz, devre tarafından gerçeklenen fonksyonun belrlenmesn çerr. Sayısal devre çnde kullanılan farklı elamanların Boolean fadeler le devre çndek her br bağlantının Boolean fadeler belrleneblr. Sayısal devreler, sayısal elemanların brleşmesnden meydana geldğ çn devrenn çıkış fonksyonu, Boolean cebr kullanılarak elde edlen fadelern yardımı le Boolean fadeler cnsnden belrleneblr. Bunun yanında k değerl Boolean cebr, B 2 ={0,1}, sayısal devrelern tanımlanmasında kullanılır. Devre çndek her br bağlantı, 0 ve 1 değerlernden brn alablecek değşken olarak gösterlr ve devrenn fonksyonu, devre grşlernn bütün olası kombnasyonlarına karşılık devre çıkışının aldığı değerlern oluşturduğu doğruluk tablosu le belrleneblr. Böylece devre fonksyonunun belrlenmes, Boolean fadeler veya doğruluk tablosu formunda olablr. Br sayısal devre, devrenn kend fonksyonunu gerçekleyp gerçeklemedğnn belrlendğ test aşamasında analz edlr. Devrede br hata olduğu belrlendkten sonra hata yernn bulunması ve hata düzeltm aşamalarına geçlr. Bunun yanında, verlen k adet devrenn aynı fonksyonu gerçekleştrp gerçekleştrmedğnn belrlenmesnde devre analz yöntemler kullanılır. 2.2 Deney Önces Hazırlıklar 1. Boolean cebrnn temel kurallarının ve kombnezonsal devrelern ncelenmes. 2. Deney sırasında kullanılacak tümdevrelern katalog blglernn ncelenmes. 2.3 Deney Sırasında Yapılacaklar 1. Şekl 2.1 de verlen devrenn her br kapısına lşkn Boolean fadelern, devrenn grş değşkenler cnsnden bulunuz. Şekl 2.1 dek devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk 16

17 anahtarlardan alıp, devredek her br kapının çıkışını LED lere (Lght Emttng Dode) bağlayınız ve Tablo 2.1 de verlen doğruluk tablosunu doldurunuz. Şekl 2.1 : Analz yapılacak kombnezonsal devre Tablo 2.1 : Şekl 2.1 de verlen devrenn doğruluk tablosu x 3 x 2 x 1 x 0 G 1 G 2 G 3 G 4 G 5 G 6 G 7 G Şekl 2.2 dek devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp, devre çıkışlarını LED lere bağlayınız ve Tablo 2.2 de verlen doğruluk tablosunu doldurunuz. Elde edlen doğruluk tablosunun yardımıyla devrenzn fonksyonunu belrleynz. Şekl 2.2 : Fonksyonu belrlenecek kombnezonsal devre 17

18 Tablo 2.2 : Şekl 2.2 de verlen devrenn doğruluk tablosu x 1 x 2 y 1 y 2 f 0 f 1 f Raporda İstenlenler 1. Boolean cebrnn temel kurallarını kullanarak f 1 : x + x y = x + y eştlğnn geçerl olduğunu spatlayınız. f 1 eştlğn kullanarak f 2 : a + ab + abc + abcd fonksyonunun karşılığını bulunuz. f 3 : a ab abc abcd fonksyonunun f 2 fonksyonu le eşdeğerlğn, f 4 : x x y = x + y eştlğnn geçerl olduğunu göstererek spatlayınız. 2. Boolean cebrnn temel kurallarını kullanarak aşağıda verlen eştlklern geçerl olup olmadıklarını spatlayınız. a) xy + x y + x yz = xyz + x y + yz b) xyz + wy z + wxz = xyz +wy z + wxy c) x y (xz + y ) + (x + y)(xy z + x yz) = y z + x z 3. Br f(x) Boolean fonksyonu, f(x) = f d = (f(x )) eştlğne sahp se kendne özgü dualdr (self dual) denlr. Aşağıda verlen fonksyonların kendlerne özgü dual olup olmadıklarını belrleynz. a) x 1 x 2 + x 1 x 2 = f 1 (x 1, x 2 ) b) x 2 (x 1 + x 3 ) + x 1 (x 2 + x 3 ) = f 2 (x 1, x 2, x 3 ) 4. Şekl 2.3 te verlen devrenn, Şekl 2.2 de verlen devre le aynı fonksyonları gerçekleştrdğn, her k devre çn doğruluk tabloları oluşturarak spatlayınız. Sonuç olarak k devre arasındak çıkış bağlantıları arasındak karşılığı belrtnz. 18

19 Şekl 2.3 : Şekl 2.2 de verlen devre le aynı fonksyonları gerçekleştren devre Malzeme Lstes 1 adet 7400 NAND kapı tümdevres 1 adet 7402 NOR kapı tümdevres 1 adet 7408 AND kapı tümdevres 1 adet 7432 OR kapı tümdevres 1 adet 7486 EXOR kapı tümdevres 19

20 DENEY 3 : KOMBİNEZONSAL DEVRE SENTEZİ 3.1 Genel Açıklamalar Br kombnezonsal devrenn tasarımında lk olarak sözle tanım le fade edlen devre fonksyonu çn devrenn x 1, x 2,..., x n grşler le z çıkışına karşılık düşen doğruluk tablosu oluşturulur. Doğruluk tablosunda x 1, x 2,..., x n değşkenlernn bütün 2 n adet grş kombnasyonlarının oluşturduğu küme, n-küp veya n-boyutlu uzay olarak anılır. n-boyutlu uzay çnde brer nokta olan 2 n adet grş kombnasyonunun her br çn z çıkışının değer, 1 (1-noktası), 0 (0-noktası) veya belrlenmemş (keyf noktası) olur. Br grş kombnasyonu çn çıkışın belrlenmemş olması, bu grş kombnasyonunun asla uygulanmayacağını ve 0 ya da 1 olableceğn gösterr. Eğer br devrenn çıkışı, 1-noktasına karşılık gelen bütün grşler çn 1 ve 0-noktasına karşılık gelen bütün grşler çn 0 se bu devre, çıkışına at olan fonksyonu gerçekler denlr. Kombnezonsal devre senteznde amaç, verlen br devre fonksyonunun gerçeklenmesdr. Kombnezonsal lojk devre sentez yöntemler genel olarak k grupta toplanablr. Brnc yöntem, elde edlen doğruluk tablosu yardımıyla Qune- McCluskey veya Karnaugh yöntemlernn uygulanmasıyla mnmal fonksyonu bulmaktır. Mnmal fonksyonun bulunmasında kullanılacak yöntemn hangs olacağına fonksyon çnde bulunan bağımsız değşken sayısının belrlenmes sonucu karar verlr. Değşken sayısı, 4-5 e kadar olan fonksyonlarda Karnaugh yöntemnn uygulanması daha çabuk sonuca ulaştıracağı çn terch edlr. Mnmal fonksyona karşı düşen devre, k sevyel (çarpımlar toplamı ya da toplamlar çarpımı) gerçekleştrlebleceğ gb belrl br geckme süres göz önüne alınarak k sevyel devreden daha az devre karmaşıklığına sahp olacak şeklde çok sevyel olarak da gerçekleneblr. Çıkış sayısı brden fazla olan devrelerde aynı zamanda devre çıkışlarına at olan fonksyonlar k sevyel olarak brlkte ndrgenerek devrenn, PLA devre karmaşıklığının azaltılması amaçlanır. Kombnezonsal devrelerde karmaşıklık, kapı sayısı artı grş sayısı olarak tanımlanır. Ancak, tüm kapıların grş sayıları aynı se devre karmaşıklığı sadece kapı sayısı le de belrleneblr. Br kombnezonsal devrenn sevyes se, devrenn her br grşnden her br çıkışına uzanan yollarda bulunan maksmum kapı elemanı sayısıdır. Kombnezonsal lojk devre senteznde knc yöntem se sözle tanımdan br algortma çıkararak, bu algortmaya karşı düşen devrey gerçeklemektr. Bu yöntem, genellkle değşken sayısı ve/veya keyf çıkışları fazla olan fonksyonların gerçekleştrlmesnde oldukça elverşldr. Örnek olarak, karşılaştırıcı ve kodlayıcı devreler bu yöntemle gerçekleneblr. 20

21 Bu k kombnezonsal devre sentez yöntem karşılaştırıldığında, lk yöntem çn değşken sayısı arttığında doğruluk tablosunun üstel bçmde büyüdüğü görülmektedr. İknc yöntemde se böyle br sorunla karşılaşılmaz ama sözle tanımdan her zaman br algortma çıkarablmek de mümkün olmamaktadır. Teork olarak, kapı elemanları le devre tasarımı gerçeklenrken kullanılacak kapı ve kapı grş sayısının mnmalleştrlmes esas alınır. Ancak, uygulamada tümdevreler kullanıldığı çn mnmallk kavramı, tümdevre sayısı le lşkl olmaktadır. Mnmal tümdevre sayısını sağlamak çn varolan farklı yöntemlerden br, aynı tür kapı kullanımı çn kullanılan ortak kapı dönüşümlerdr. Sözle Tanım 1 : BCD sayıları, (84-2-1) koduna dönüştüren kombnezonsal devrenn tasarlanması stenmektedr. BCD den (84-2-1) e kod dönüştürücü devres, dört adet bağımsız grş, x 3 x 2 x 1 x 0, (x 3 : En anlamlı bt - Most Sgnfcant Bt: MSB) ve dört adet çıkıştan, , (8 : MSB) oluşmaktadır. Bu devrenn grş değşkenler, on tabanındak sayıların kl kodlanmış halnde ken, çıkışları bu sayıların (84-2-1) kodundak karşılığıdır. Br grş kombnasyonunun (84-2-1) kod karşılığı, çıkışlarından her br 0 veya 1 değerne sahp olan ve bu değerler le çıkışa at kodun katsayıları ( ) le çarpılıp toplandığında elde edlen sonuç, bu grş kombnasyonunun on tabanındak karşılığı olan değerler kombnasyonudur. On tabanındak sayılar (0-9) harcnde gerye kalan altı grş kombnasyonu çn çıkışlar, keyf değerlern alır. Tablo 3.1 de bu kod dönüştürücünün doğruluk tablosu verlmştr. Tablo 3.1 : BCD (84-2-1) kod dönüştürücü doğruluk tablosu x 3 x 2 x 1 x Keyf Elde edlen doğruluk tablosundak her br çıkış çn elde edlen Boolean fonksyonları; 8 : x 0 x 2 + x 1 x 2 + x 1 x 3 4 : x 0 x 2 + x 1 x 2 + x 0 x 1 x 2-2 : x 0 x 1 + x 0 x 1-1 : x 0 (3.1) şeklndedr. Bu çıkış fonksyonlarının k sevyel çarpımlar toplamı şeklnde AND, OR ve NOT kapıları kullanılarak gerçeklenmes stendğnde 7 adet k grşl AND kapısı, 1 adet üç 21

22 grşl AND kapısı, 2 adet üç grşl OR kapısı, 1 adet k grşl OR kapısı ve 3 adet NOT kapısı le toplam 6 adet tümdevre gerekmektedr. Bu fonksyonların ortak bleşenlernn bulunmasına ve aynı tür kapıların kullanılmasına dkkat ederek 3 adet tümdevre le 4 sevyel olarak tasarlanan devre, Şekl 3.1 de verlmştr. Şekl 3.1 : BCD den e kod dönüştürücü devres Sözle Tanım 2 : Sekz grşl, x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0, ve üç çıkışlı, Z 2 Z 1 Z 0, olan br nds kodlayıcı devres tasarlanmak stenmektedr. İnds, devre grşlernde yer alan değşkenlerden brnn grş lojk 1 değerne ve dğerlernn lojk 0 değerne sahp olması le belrlenr ve devrenn çıkış değerler (Z 2 : MSB), bu grşn sahp olduğu nds değernn kl kodlanmış haldr. Öncelk kodlayıcısının doğruluk tablosu, Tablo 3.2 de verlmştr. Tablo 3.2 : İnds kodlayıcı doğruluk tablosu x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0 Z 2 Z 1 Z Dğer grş kombnasyonları Keyf İnds kodlayıcı devresnn tasarımı çn 8 değşkenl 3 adet ndrgenmş fonksyonu Qune- McCluskey veya Karnaugh yöntem le bulmak yerne her br çıkış fonksyon değernn 1 olması çn hang grş değşkenlernn 1 olması gerektğ belrlenerek gerçeklenen devre, Şekl 3.2 de verlmştr. 22

23 Şekl 3.2 : İnds kodlayıcı devres Br Boolean fonksyonu SSI kapı elemanları (Small Scale Integrated crcuts) le gerçeklenebldğ gb aynı zamanda MSI (Medum Scale Integrated crcuts), LSI (Large Scale Integrated crcuts) ve VLSI (Very Large Scale Integrated crcuts) alesnden PLD (Programmable Logc Devces) ve PLD lern br uzantısı olan FPGA (Feld Programmable Gate Arrays) ve PLC (Programmable Logc Crcuts) gb elemanlar le de gerçekleneblr. SSI, MSI, LSI ve VLSI tümdevreler sırasıyla 1-10, , ve arasında kapı elemanı çeren tümdevrelerdr. 3.2 Deney Önces Hazırlıklar 1. Boolean fonksyonlarının mnmal fadelernn bulunması çn kullanılan yöntemlern ve çok sevyel kombnezonsal devre tasarım metodlarının ncelenmes. 2. (3.1) de verlen dört adet fonksyonun, 8, 4, -2, -1, Şekl 3.1 dek devre halne dönüştürüleblmes çn yapılan lojk şlemlern kısa br rapor halnde sunulması. 3. Deney sırasında kullanılacak tümdevrelern katalog blglernn ncelenmes. 3.3 Deney Sırasında Yapılacaklar 1. Şekl 3.1 de verlen devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp devrenn çıkışlarını LED lere bağlayınız. Doğruluk tablosunda verlen grş kombnasyonlarını uygulayarak devrenzn stenlen fonksyonu gerçekleştrp gerçekleştrmedğn saptayıp keyf grş kombnasyonlarına karşılık gelen çıkışların değerlern belrleynz. 2. Şekl 3.2 de verlen devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp devrenn 23

24 çıkışlarını LED lere bağlayınız. Doğruluk tablosunda yer alan grş kombnasyonlarını uygulayarak devrenzn stenlen fonksyonu gerçekleştrp gerçekleştrmedğn saptayınız. 3.4 Raporda İstenlenler 1. Şekl 3.1 de verlen devrede her br çıkışa at geckme sürelern bulunuz ve devrenzn çalışma frekansını belrleynz. Bu sonucu, (3.1) de verlen devre fonksyonlarının k sevyel olarak gerçekleştrldğ devrenn çalışma frekansı le karşılaştırınız. 2. PLD alesnden olan PLA tümdevres, AND ve OR kapı grşlernn programlanabldğ br AND-OR yapısına sahptr. PLUS 153B/D tümdevresnn lojk dyagramını kullanarak (3.1) de verlen fonksyonları gerçekleynz. 3. Grşlerne gelen k btlk k sayıyı karşılaştırıp, karşılaştırma şlemnn sonucunu ve büyük sayıyı çıkışlarda gösteren kombnezonsal devrenn tasarlanması stenmektedr. Buna göre devrenn dört adet grş ve üç adet çıkışı vardır. Çıkışlardan br, eştlk durumunu (eğer her k sayı eşt se 0, eşt değl se 1) gösterrken dğer k çıkış, eğer k sayı eşt se sayılardan brnn, eğer k sayı eşt değl se büyük olan sayının kl tabandak (bnary) karşılığını gösterecektr. Bu kombnezonsal devrey kapı elemanları kullanarak çok sevyel olarak tasarlayınız. 4. Şekl 3.3 te verlen kombnezonsal devre dört adet grşe, x 1 x 2 y 1 y 2, ve üç adet çıkışa, f 1 f 2 f 3, sahp olan ve k btlk k sayının (x 1 ve y 1 : MSB) toplamının br fazlasını, k tabanında devre çıkışlarında (f 1 : MSB) gösteren br devredr. Verlenler ışığında kutu devrenn çn tasarlayınız. İpucu : İlk olarak devre grşlerne ve çıkışlarına lşkn doğruluk tablosunu oluşturunuz. Bu tablo yardımıyla devrenn çıkış değerlern (f 1, f 2, f 3 ) belrleynz. Bunun yanında kutu devrenn dğer grşlernn (a, b) ve dğer çıkışının (c) değerlern belrleynz. Elde edlen doğruluk tablosunun yardımıyla kutu devrenn grşlerne karşılık düşen çıkış değerler le yen br doğruluk tablosu oluşturarak devre çıkışlarına lşkn fonksyonları bulunuz. Şekl 3.3 : Tasarlanması stenen kutu devrey çeren kombnezonsal devre 24

25 Malzeme Lstes 1 adet 7408 AND kapı tümdevres 2 adet 7432 OR kapı tümdevres 1 adet 7486 EXOR kapı tümdevres 25

26 DENEY 4 : MSI KOD ÇÖZÜCÜLERİ, ÇOĞULLAYICILARI ve KODLAYICILARI le KOMBİNEZONSAL DEVRE SENTEZİ ve ANALİZİ 4.1 Genel Açıklamalar Kod çözücüler (decoder), genellkle n grşl 2 n çıkışlı MSI tümdevrelerdr. Yne de, kl kodlanmış on tabanındak sayılar (Bnary Coded Decmal (BCD) : 0-9) çn 4 grşl 10 çıkışlı, 4x10, kod çözücüler de mevcuttur. Kod çözücü grşlernn her br değer kombnasyonu çn bu kombnasyonun on tabanındak karşılığı olan çıkış, aktf olurken dğer çıkışlar aktf değldr. Buna göre, aktf-0 ve aktf-1 çıkışlı olarak k tür kod çözücü vardır. Aktf-0 çıkışlı br kod çözücü tümdevresnde, uygulanablecek her br grş kombnasyonuna karşılık lşkl çıkış lojk 0 değerne sahp ken, dğer çıkışlar lojk 1 değerne sahp olur. (Benzer şeklde aktf-1 çıkışlı kod çözücü tümdevresnde lşkl çıkış lojk 1 değern alırken, dğer çıkışlar lojk 0 değern alır.) Böylece, her br çıkış, kod çözücünün grş kombnasyonuna lşkn makstermn (veya mntermn) oluşturur. Bundan dolayı, kod çözücü tümdevreler le herhang br Boolean fonksyonu gerçekleneblr. Belrl grş ve çıkış sayısına sahp olan kod çözücü tümdevreler le grş ve çıkış sayıları arttırılmış kod çözücü yapıları elde edleblr. Çoğullayıcılar (multplexer), seçlen br grştek very, ver hattına aktarırlar. Çoğullama şlem, çok sayıda blgnn daha az sayıda kanal veya hat üzernden letmdr. Böylece, brden fazla ver, stenen sırada tek br ver hattından letleblr. Bundan dolayı, çoğullayıcılar ver toplayıcı olarak da adlandırılır. Ver hattının dğer tarafında ver dağıtıcı (demultplexer) kullanılarak brden fazla ver tek br hat üzernden zamanda çoğullama yapılarak letleblr. Çoğullayıcılar, n adet kontrol grş ve 2 n adet ver grş olmak üzere toplam n+2 n adet grşe sahptr. Çoğullayıcılarda ver aktarımı, n adet kontrol grşnn yardımıyla 2 n adet grştek vernn çıkışa aktarılması le sağlanır. Çıkışa aktarılacak olan vernn bulunduğu grş, nds kontrol grş kombnasyonunun on tabanındak karşılığı olan grştr. Böylece, 2 n x1 lk br çoğullayıcı kullanılarak n değşkenl br Boolean fonksyonu, fonksyonun aldığı değerler ver grşlerne, değşkenler se kontrol grşlerne bağlanarak her br grş kombnasyonu çn lgl kombnasyona at lojk değern çıkışa aktarılması le gerçekleneblr. Belrl grş sayısına sahp olan çoğullayıcı tümdevreler le grş sayıları arttırılmış çoğullayıcı yapıları elde edleblr. Kodlayıcılar (encoder), 2 n adet grşe, n adet çıkışa sahptr. Bu açıdan kod çözücünün yapısına göre ters br yapıya sahptr. Grşlernden yalnızca br tanes aktf (Aktf-0 grşl kodlayıcı çn sadece br tane grş lojk 0 ve dğer grşler lojk 1 değern alır. Aktf-1 grşl kodlayıcı çn sadece br grş lojk 1 değern alırken, dğer grşler lojk 0 değern alır.) 26

27 olduğunda, kodlayıcının çıkışı, aktf grşn ndsnn k tabanındak karşılığıdır. Örneğn aktf-1 8x3 kodlayıcısına x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0 : grş uygulandığında, çıkış değer olarak (3) 10 = (011) 2 kl kodu elde edlr. Brden fazla aktf grş varsa, çıkış tanımsızdır. Öncelk kodlayıcılar, grşlernden brden fazlasının aktf olmasına zn verrken çıkışlarında öncelkl olan aktf grşe at olan değer üretrler ve dğer aktf grşler önemsemezler. Öncelk sıralaması, genellkle en büyük grş ndsnden en küçük grş ndsne doğrudur. Öncelkl kodlayıcılar, genellkle mkroşlemcl sstemlerde kesme (nterrupt) kontrolü çn kullanılırlar. 4.2 Deney Önces Hazırlıklar 1. Kod çözücü, çoğullayıcı ve kodlayıcı yapılarının ncelenmes. 2. Deney sırasında gerçeklenecek olan Şekl 4.1 dek devrenn CAD araçları le smülasyonun yapılıp kısa br rapor halnde sonuçların getrlmes. 3. Deney sırasında kullanılacak tümdevrelern katalog blglernn ncelenmes. 4.3 Deney Sırasında Yapılacaklar 1. Tablo 4.1 de doğruluk tablosu verlen f 1 ve f 2 fonksyonlarının kod çözücü ve AND kapıları le tasarlanması stenmektedr. Buna göre tasarlanan devre, Şekl 4.1 de verlmştr. Tablo 4.1 : Kod çözücü ve çoğullayıcılar le gerçeklenecek f 1 ve f 2 fonksyonlarının doğruluk tablosu x 2 x 1 x 0 f 1 f Şekl 4.1 dek devrey deney setne kurunuz. Bütün tümleşk elemanlara besleme ve toprak bağlantısını yapınız. Kod çözücünün kontrol grşlerne uygun lojk değerler bağlayınız. Bunun çn kod çözücünün katalog blgsnden yararlanınız. Devre grşlern lojk anahtarlardan alıp çıkışlarını LED lerden gözleyerek doğruluk tablosunu sağlayıp sağlamadığını gösternz. 27

28 Şekl 4.1 : Tablo 4.1 de verlen f 1 ve f 2 fonksyonlarının kod çözücüsü le tasarımı 2. Tablo 4.1 de doğruluk tablosu verlen f 1 ve f 2 fonksyonlarının çoğullayıcılar le tasarlanması stenmektedr. Buna göre tasarlanan devre, Şekl 4.2 de verlmştr. Şekl 4.2 de verlen devrey deney setne kurunuz. Bütün tümleşk elemanlara besleme ve toprak bağlantısını yapınız. Çoğullayıcının kontrol grşlerne uygun lojk değerler bağlayınız. Bunun çn çoğullayıcının katalog blgsnden yararlanınız. Devrenn grşlern lojk anahtarlardan alıp, çıkışlarını LED lerden gözleyerek doğruluk tablosunu sağlayıp sağlamadığını belrleynz. Şekl 4.2 : Tablo 4.1 de verlen f 1 ve f 2 fonksyonlarının çoğullayıcısı le tasarımı 3. Şekl 4.3 te aktf-0 çıkışlı kod çözücü ve aktf-0 grşl ve çıkışlı öncelkl kodlayıcı tümdevrelern çeren devrenn analz edlmes stenmektedr. Bunun çn Şekl 4.3 tek devrey deney setne kurunuz. Bütün tümleşk elemanların besleme ve toprak bağlantılarını yapınız. Devre grşlern lojk anahtarlardan alıp, çıkışlarını LED lere bağlayınız. Tablo 4.2 de verlen doğruluk tablosunu doldurarak devrenn fonksyonunu belrleynz. 28

29 Şekl 4.3 : Fonksyonu belrlenecek devre Tablo 4.2 : Şekl 4.3 te verlen devrenn doğruluk tablosu x 2 x 1 x 0 f 1 f 2 f Raporda İstenlenler 1. Tablo 4.1 de verlen f 1 ve f 2 fonksyonlarının doğruluk tablosunu, mntermler gerçekleyecek şeklde kod çözücü tümdevres ve kapı elemanları le tasarlayınız. 2. Kod çözücü ve çoğullayıcı tümdevreler uygun şeklde bağlanarak stenlen sayıda grş ve çıkışa sahp kod çözücüler ve çoğullayıcılar tasarlanablr. Buna göre, k adet 3x8 kod çözücü ve uygun kapılar kullanarak 4x16 kod çözücü ve beş adet 4x1 çoğullayıcı kullanarak 16x1 çoğullayıcı elde ednz btlk kl kodu, Gray koduna dönüştüren Boolean fonksyonlarını x8 kod çözücü ve x3 öncelkl kodlayıcı tümdevrelern kullanarak gerçekleynz. 4. Beş adet grşe ve br adet çıkışa sahp br lojk fonksyon brmnn, çoğullayıcılar kullanılarak tasarlanması stenmektedr. Lojk fonksyon brmnn üç adet c 2 c 1 c 0 kontrol grş ve k adet A ve B grş vardır. A ve B grşler çn lojk şlemler, c 2 c 1 c 0 kontrol grşler le gerçeklenr. Tablo 4.3 te lojk fonksyon brmne at şlem tablosu verlmştr. Lojk fonksyon brmn, 8x1 çoğullayıcı ve uygun kapılar kullanarak gerçekleynz. 29

30 Tablo 4.3 : Lojk fonksyon brmnn şlem tablosu c 2 c 1 c 0 f A+B (A.B) A B (A B) A.B (A+B) Malzeme Lstes 1 adet 7404 NOT kapı tümdevres 1 adet 7408 AND kapı tümdevres 1 adet kod çözücü tümdevres 1 adet öncelk kodlayıcı tümdevres 1 adet çoğullayıcı tümdevres 30

31 DENEY 5 : TOPLAMA, ÇIKARMA ve KARŞILAŞTIRMA DEVRELERİNİN BLOK YAPILAR le TASARIMI 5.1 Genel Açıklamalar Bazı çok değşkenl fonksyonların doğal yapılarından dolayı, bu fonksyonların blok yapılar (teratve networks) kullanılarak gerçeklenmes daha uygun olur. Buna göre, eş bloklar brbrler le uyumlu br bçmde bağlanarak stenlen grş ve çıkış sayısında devreler oluşturulablr. Bu devreler, bu tür fonksyonların dğer yöntemlerle gerçeklenmesne oranla büyük kolaylık sağlar. Blndğ gb grş sayısı arttıkça fonksyonun alacağı değer-nokta sayısı da üstel olarak artmaktadır. Blok yapılarda se, sadece brm modül tasarımı yapılır ve bu modüller brbrlerne bağlanarak genş ölçekl devreler tasarlanablr. Bağlantıların ve yapıların bastlğ nedenyle bu blok yapılar, özellkle VLSI devrelerde kullanılmaktadır. Örnek olarak toplama, çıkarma, çarpma, karşılaştırma ve benzer devreler, blok yapılar kullanılarak tasarlanır. Br toplama devresnn en bast blok yapısı, yarı toplayıcı devresdr. Yarı toplayıcı devresnn k adet grş, A ve B, ve k adet çıkışı, E ve T, vardır. A ve B toplanacak k bt gösterrken T çıkışı, toplamı, E çıkışı se bu toplam sonucunda oluşan eldey gösterr. Şekl 5.1 de yarı toplayıcı devresnn doğruluk tablosu ve kapı elemanları le tasarımı verlmştr. Şekl 5.1 : Yarı toplayıcı doğruluk tablosu ve devres Br btten daha fazla bt çeren sayıların toplama şlemnde, btlern toplamında ortaya çıkan elde btlern göz önüne almak gerekr. Yarı toplayıcılar kullanılarak tasarlanan tam toplayıcı devres ve doğruluk tablosu, Şekl 5.2 de verlmştr. Tam toplayıcılar, 3 grşl 2 çıkışlı bloklardır. Yarı toplayıcılardan farklı olarak elde grşnn de blok yapısına katılmasıyla artmetk toplama şlemn gerçekleyecek modüller elde edlmektedr. Elde çıkışlarının düşük anlamlı btlerden yüksek anlamlı btlere Şekl 5.3 tek gb aktarılmasıyla n-btlk paralel toplayıcı elde edlr. n-btlk paralel toplama devresnde, toplam sonucunun oluşması çn n. tam toplayıcı bloğu, n-1 adet tam toplayıcı bloğunun oluşturduğu elde btn bekledğnden dolayı 31

32 yavaş çalışır. İstenmeyen bu durumu engellemek çn paralel toplama devreler, öngörülü elde üretec (look ahead carry) toplama devreler le tasarlanır. Şekl 5.2 : Tam toplayıcı doğruluk tablosu ve devres Şekl 5.3 : n-btlk paralel toplayıcı yapısı Toplama devreler le tabana veya tabanın 1 eksğne tümleme yöntemler kullanılarak çıkarma şlem gerçekleneblr. Sayısal sstemlerde genellkle taban olarak 2 kullanıldığından kye veya bre tümleme kullanılarak çıkarma şlem gerçekleştrlr. İkye tümleme, 2 tabanında, basamak sayısı n olan br B sayısının B 2 = 2 n B şeklndek fadesdr. İk sayı brbrnden çıkarılacağı zaman çıkarılan sayının kye tümleyen le ekslen sayı toplanır. Böylece, T = A + B 2 toplamı, A + 2 n B = 2 n +(A B) fadesne eşt olur. Buna göre, ) A B se T = 1XXX...X bçmnde n+1 haneldr ve 1 atıldığında (2 n fades toplamdan çıkarılıyor) A-B elde edlr. ) A<B se T = 2 n + (A B) = 2 n (B A) toplamı n haneldr (sonuç negatftr), bu durumda toplam, (B A) sayısının 2 tabanına tümlenmş olur. Br sayının 2 ye tümlemesnn 2 ye tümlemes, bu sayının kendsne eşt olacağından dolayı T toplamının 2 tabanına tümlemesn (T 2 ) alarak (B A) sayısı elde edlmş olur. (A B) farkı se elde edlen sayının negatfdr. Benzer şeklde bre tümleme le çıkarma şlem gerçekleneblr. Şekl 5.4 te 4-btlk paralel 32

33 toplayıcı tümdevres, 74283, kullanılarak topla ve çıkar kontrol grşler le toplama ve kye tümleme le çıkarma şlemn gerçekleyen devre verlmştr. Şekl 5.4 : tümdevres le tasarlanan toplama/çıkarma devres İk sayının brbrne göre büyük, küçük veya eşt olduğunu gösteren devrelere karşılaştırma devreler denr. Karşılaştırma şlem en yüksek anlamlı btten veya en düşük anlamlı btten başlanarak tekrarlamalı olarak yapılablr. Şekl 5.5 te verldğ gb br btlk karşılaştırıcı brm modüllernn brbrlerne kaskad bağlanması le n-btlk karşılaştırıcı devres gerçekleneblr. Şekl 5.5 : En anlamlı btten başlanarak n-btlk k sayının karşılaştırılması çn kullanılan tekrarlamalı yapı Karşılaştırma şlem n. karşılaştırma brm modülüne (A>B) = 0, (A=B) = 1 ve (A<B) = 0 ın uygulanması le başlar. Karşılaştırma devresnn brm modülü, k temel yapıdan oluşur. Brnc temel yapı, k grşne, : A ve B, gelen btler karşılaştırarak a : A > B b : A < B ve c A = B çıkışlarını üreten yapıdır. İknc temel yapı se A ve B sayılarının (n-1). btten (+1). bte kadar olan btlern karşılaştırılması sonucunda elde edlen f +1, g +1, h +1 grşler ve brnc 33

34 temel yapıdan gelen a, b, c grşler le br sonrak brm modüle A ve B sayılarının (n-1). btten. bte kadar olan btlern karşılaştırma sonucunu, f, g, h, veren yapıdır. Şekl 5.6 da karşılaştırma brm modülünün yapıları gösterlmştr. Şekl 5.6 : Karşılaştırma devres brm modülünün bloklarla gösterlm Brnc temel yapıda a, b ve c çıkışlarına lşkn fadeler şu şekldedr : a = 1, eğer A > B 0, aks halde b = 1, eğer A < B 0, aks halde c = 1, eğer A = B 0, aks halde Eğer Eğer A > B se A < B se A =1, A =0, B =0 dır. Yan a = B =1 dr. Yan b = A. B olur. A. B olur. = 0, 1, 2,..., (n-1) = 0, 1, 2,..., (n-1) Eğer A = B se A =0, B =0 dır veya A =1, B =1 dr. Yan c = A. B + A. B = A B = b a + olur. = 0, 1, 2,..., (n-1) İknc yapıda f, g ve h çıkışlarına lşkn fadeler se şu şekldedr : f, (n-1). btten. bte kadar olan btlern gösterdğ sayılardan n 1 se 1, g, (n-1). btten. bte kadar olan btlern gösterdğ sayılardan n 1 se 1, h, (n-1). btten. bte kadar olan btlern gösterdğ sayılardan n 1 se 1 değern almaktadır. A n 2 A... A > Bn 1 B n 2... B A n 2 A... A = Bn 1 B n 2... B A n 2 f = 1 olması çn f +1 = 1 veya g +1 = 1 ve a = 1 olması gerekr. f = f +1 + g +1.a g = 1 olması çn g +1 = 1 ve c = 1 olması gerekr. g = g +1.c A... A < Bn 1 B n 2... B h = 1 olması çn h +1 = 1 veya g +1 = 1 ve b = 1 olması gerekr. h = h +1 + g +1.b olur. 34

35 Yukarıda verlen fadeler le karşılaştırma devresnn brm modülünün kapı elemanları kullanılarak tasarımı, Şekl 5.7 de verlmştr. Dört btlk karşılaştırma devres olarak 7485 tümdevres bulunmaktadır. Şekl 5.7 : Karşılaştırma devres brm modülünün lojk kapılarla gerçeklenmes 5.2 Deney Önces Hazırlıklar 1. Paralel toplayıcı ve karşılaştırma devre yapılarının ncelenmes. 2. Yarı toplayıcı ve tam toplayıcı yapılarının ncelenmes. 3. Şekl 5.2 de verlen tam toplayıcı ve Şekl 5.3 te verlen n-btlk paralel toplayıcı devrelernden yararlanarak lojk kapılarla gerçeklenen 2-btlk paralel toplayıcı devresnn CAD araçları le smülasyonun yapılıp kısa br rapor halnde sonuçların getrlmes. 4. Bre ve kye tümleme şlemlernn ncelenmes. 5. Deneyde kullanılacak tümdevrelern katalog blglernn ncelenmes. 5.3 Deney Sırasında Yapılacaklar 1. Deney önces hazırladığınız 2-btlk paralel toplayıcı devrenz deney setne kurunuz. Devrenzde bulunan bütün tümdevrelern besleme ve toprak bağlantısını yapınız. Devrenzn grşlern lojk anahtarlardan alıp çıkışlarını LED lere bağlayarak devrenzn stenlen şlev gerçekleştrp gerçekleştrmedğn saptayınız. 35

36 2. Şekl 5.4 te verlen devrey deney setne kurunuz. Devrede bulunan bütün tümdevrelern besleme ve toprak bağlantısını yapınız. Devrenn grşlern lojk anahtarlardan alıp çıkışlarını LED lere bağlayarak Tablo 5.1 doldurunuz. Tablo 5.1 : Toplama ve çıkarma devres sonuç tablosu T/Ç A B A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 C 4 S 3 S 2 S 1 S tümdevresn deney setne yerleştrnz. Tümdevrenn grşlern lojk anahtarlardan alıp gerekl tüm bağlantıları yaptıktan sonra çıkışları LED lere bağlayınız ve Tablo 5.2 y doldurunuz. Tablo 5.2 : Karşılaştırma devres sonuç tablosu A B A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 A=B A>B A<B Raporda İstenlenler 1. 3 btlk k sayının çarpımını bulan devrey tam toplayıcı blokları ve AND kapıları kullanarak tasarlayınız. 2. En anlamsız btten başlanarak karşılaştırma şlemnn nasıl yapılacağını gösternz. 3. Sayısal sstemlerde 8 btlk verye bayt (byte), 16 btlk verye se kelme (word) denlr. Buna göre 4-btlk karşılaştırma tümdevreler kullanarak k adet kelmey karşılaştırınız. 4. Şekl 5.4 te verlen çıkarma devresn kullanarak 4 btlk k sayının karşılaştırılması stenmektedr. Karşılaştırma devresnn sekz adet grş, (A : A 3 A 2 A 1 A 0 ve B : B 3 B 2 B 1 B 0 ) üç adet çıkışı, E, B ve K, olacaktır. Eğer k sayı eşt se E=1, A>B se B=1, A<B se K=1 ve bu durumlarda dğer çıkışlar lojk 0 değerne sahp olacaktır. Bu devrey, Şekl 5.4 te verlen devrey göz önüne alarak ve uygun kapılar kullanarak tasarlayınız. 36