BBM 231 Zamanuyumlu dizisel devreler (synchronous sequential logic)" Hacettepe Üniversitesi Bilgisayar Müh. Bölümü

Transkript

1 BBM 23 Zaanuyulu dizisel devreler (synchronous sequential logic)" Hacettepe Üniversitesi Bilgisayar Müh. Bölüü

2 Ders hakkında" Aykut Erde Oda: Tel: / 46 Ofis Saati: Carşaba 5:-6: Textbook: Mano and Ciletti, Digital Design Pearson, 4th Edition

3 İletişi" Ders hakkındaki duyurular ve esajlaşa için yı kullanacağız:

4 Bu derste" Dizisel devreler (sequential circuits) Mandallar (latches) İkidurulular (flip-flops) Dizisel devrelerin analizi Dizisel devrelerin tasarıı 4

5 Dizisel devreler (sequential circuits)" Birleşisel devreler (cobinational circuit), şidiki çıkışları yalnız şidiki girişlerine bağlı devrelerdir. Dizisel devreler (sequential circuits), şidiki çıkışları sadece şidiki girişlerine değil aynı zaanda önceki girişlere de bağlı olan devrelerdir. Bu tür devreler bellek öğeleri barındırırlar. Inputs Cobinational circuit Meory eleents Outputs 5

6 Bellek" Bir sayıyı bilgisayarda nasıl saklayabiliriz? En basit duru: bir bit lik bilginin saklanası A C bit lik bir belleğin bir kara kutu olarak gösterii Bu devre istendiği gibi çalışaz! Neden? - salınır (oscillates).. A Önceki C Sınraki C A: Kontrol girişi A= olduğu sürece C nin değeri aynı kalır Eğer A= ise, C nin değeri dan veya den a değişir 6 Source: Richard Feynan, Lectures on Coputa:on

7 Saatli dizisel devreler" Saatli dizisel devrelerin tasarıında AND, OR, NOT,.. gibi geçitlerin yanı sıra ikidurulular (flip-flops) diye adlandırılan bellek öğeleri de kullanılır. Bir ikidurulu tek bitlik bilgiyi saklayabilen bellek ögeleridir. Inputs Inputs Cobinational circuit Cobinational circuit Flip-flops Outputs Outputs Clock pulses Flip-flops Clock pulses (a) Block diagra (a) Block diagra (b) Tiing diagra of clock pulses 7

8 Mandallar (latches)" Mandallar (latches) (sinyal seviyesindeki değişi yerine) sinyal seviyesi ile tetiklenen ve saat kullanayan bellek öğeleridir. Mandallar ikiduruluların oluşturulasında kullanılan teel devrelerdir. SR türü andal (S: Set, R: Reset, Q: Çıktı) R (reset) R S (set) S (set) (a) (a) Logic Logic diagra Q Q Q Q S SR RQ QQ Q (after (after S S, R, R ) ) (after (after S S, R, R ) ) (forbidden) (b) (b) Function table table 8

9 Mandallar (latches)" NAND geçitler ile SR türü andal S (set) S (set) Q S RS QR Q Q Q Q (after (after S, S R, R ) (after (after S, S R, R ) Q Q (forbidden) (forbidden) R (reset) R (reset) (a) Logic (a) Logic diagra diagra (b) Function (b) Function table table SR türü andal olarak da gösterilektedir. 9

10 Mandallar (latches)" SR türü andalın işleyişi andalın duruunun ne zaan değişeceğini kontrol eden ek bir giriş sinyalı ile ayarlanabilir. S En R (a) Logic diagra (a) Logic diagra Q Q Q Q En S X X R Next state of Q En S R Next state o No change X X No change No change No change Q ; reset Q state ; rese Q ; set Q state ; set s Indeterinate Indeterina (b) Function (b) table Function table

11 Mandallar (latches)" D türü andal (şeffaf (transparent) andal) D D Q Q En En Q Q En DEn DNext Next state state of Qof Q X XNo change No change Q Q ; reset ; reset state state Q Q ; set ; state set state (a) Logic (a) Logic diagra diagra (b) Function (b) Function table table D türü andalda S and R girişlerini aynı anda hiçbir zaan değeri alaaaktadır. Çıkışı, Enable girişi olduğu sürece veri girişindeki değişileri yansıtaktadır.

12 Mandallar (latches)" Mandalların grafik gösterileri S S S S S S D D D R R R R R R En En En SR SR SR SR SR SR D D D 2

13 İkidurulular (flip-flops)" Bir andalın duruu En = olduğu zaan değişektedir. Bir andalın kontrol girişi (En) bir saat sinyali üreticisine bağlandığında, duru değişileri En = olur olaz başlar. Bir andalın duruu, saat vuruşu (clock pulse) aktif seviyede kaldığı sürede sürekli değişip durabilir. (a) Response to positive level İkidurulular (flip-flops), ortak bir saat barındıran dizisel devrelerin düzgün çalışabileler için tasarlanıştır. (b) Positive-edge response 3

14 İkidurulular (flip-flops)" (a) Response to positive level İkidurulular, andalların tersine ancak sinyal (a) Response to positive level seviyesindeki değişiler ile tetiklenebilirler. (b) Positive-edge response (b) Positive-edge response (c) Negative-edge response (c) Negative-edge response D türü ikiduruulu (iki D türü andal ile) D D En D latch (aster) Y D En D latch (slave) Q Figure Nuber: 5 8 a-c Mano/Ciletti AACFLQC 27 by Prentice Hall, Inc. 4

15 İkidurulular (flip-flops)" D türü pozitif kenarlar ile tetiklenen (positiveedge-triggered) ikidurulu (üç SR türü andal ile) S Q R Q D 5

16 İkidurulular (flip-flops)" D türü ikiduruluların grafik gösterileri D D D D (a) Positive-edge (a) Positive-edge (a) Negative-edge (a) Negative-edge 6

17 İkidurulular (flip-flops)" JK türü ikidurulu JJ D Q JJ K Q K (a) Circuit diagra D = JQ + K Q (b) Graphic sybol J =, K = => D =? J =, K = => D =? J = K = => D =? J = K = => D =? 7

18 İkidurulular (flip-flops)" T türü ikidurulu T J T J J T T T D D D T T T K K K Fro (a) JK Fro flip-flop (a) JK Fro flip-flop JK flip-flop (b) Fro (b) D Fro flip-flop (b) Fro D flip-flop D flip-flop (c) Graphic (c) Graphic sybol (c) Graphic sybol sy D = T Q = TQ + T Q T = => D =? T = => D =? 8

19 İkiduruluların sonraki duru çizelgeleri" İkiduruluların antıksal özellikleri, işleyişlerini belirten çizelgeler ile ifade edilebilir. Q(t): şidiki duru (saat kenarı uygulanası öncesindeki) Q(t +): sonraki duru (bir saat vuruşu sonrasındaki) 9

20 İkiduruluların sonraki duru çizelgeleri" Figure Figure Nuber: Nuber: Table5 Table5 Mano/Ciletti Mano/Ciletti Digital Digital Design, Figure Design, 4e Nuber: 4e Table5 Mano/Ciletti TB5 TB5 TB by Prentice by Prentice Hall, Hall, Inc. Inc. APearson APearson Copany Copany

21 İkiduruluların sonraki duru denkleleri" Sonraki duru çizelgeleri, ilgili denkleler ile de ifade edilebilir: D türü ikidurulu JK türü ikidurulu Q(t +) = D Q(t +) = JQ + K Q T türü ikidurulu Q(t +) = T Q 2

22 Clock Zaanuyusuz (asynchronous) girişlere sahip ikidurulular" Reset Düşük-düzey zaanuyusuz reset e sahip pozitif kenarlar ile tetiklenen D türü bir ikidurulu D R D (a) Circuit dia Data D Q Q Clock Reset S (a) Circuit diagra Clock Q Reset R (b) Graphic sybol Q D Reset Data Clock Reset D R R (b) Graphic sybol Q Q Q Figure Nuber: 5 4 a-c Mano/Ciletti Digital Design, 4e R D Q Q X X (b) Function table 22

23 Saatli dizisel devrelerin analizi" Saatli bir dizisel devrenin davranışı, giriş, çıkış ve sahip olduğu ikiduruluların durularından belirlenir. Duru denklei, S(t +) = f (S(t), x(t)) S(t+): sonraki duru S(t): şidiki duru x(t): şidiki girişler Şidiki çıktı, y(t) = g(s(t), x(t)) 23

24 Örnek: Saatli dizisel devrelerin analizi" x D A A D B A(t+) =A(t)x(t)+B(t)x(t) B(t+)=A (t)x(t) y(t)=(a(t)+b(t))x (t) B Clock y A(t+) =Ax+Bx B(t+)=A x y(t)=(a+b)x 24

25 Figure Nuber: Table5 2 Örnek: Saatli dizisel devrelerin analizi" A(t+) =Ax+Bx B(t+)=A x y(t)=(a+b)x 25

26 Örnek: Saatli dizisel devrelerin analizi" ikidurulu ve n girişe sahip dizisel bir devre 2 +n sıra barındıran bir çizelge ile ifade edilir. Topla 2 n sıralı başka bir çizelge de kullanılabilir. 26

27 Duru çizeneği (state diagra)" Bir duru çizelgesi grafiksel olarak bir duru çizeneği (state diagra) ile de gösterilebilir. / / / / / / / / 27 Figure Nuber: Table5 3

28 D türü ikidurulular ile analiz" Örnek: D A = A x y Present Present Next state state Inputs Inputs state Next state x y x y x y D D D Clock Clock (a) Circuit (a) Circuit diagra diagra Clock A A A A x y A Present A x y A Next state Inputs state A x y A (b) (b) State table State table (a) Circuit diagra (b) State table,,,,,,,,,,, (c) State (c) State diagra diagra 28

29 JK türü ikidurulular ile analiz". İkidurulu giriş denklelerini şidiki duru ve giriş değişkenleri cinsinden belirle. 2. (a) Karşılık gelen ikiduruluların sonraki duru çizelgesini kullanarak duru çizelgesi için sonraki duru değerlerini belirle, veya 2. (b) Giriş denklerini ikiduruluların sonraki duru denklelerine koy ve karşılık gelen duru denklelerini elde et. Daha sonra duru çizelgesinden sonraki duru değerlerini belirle. 29

30 JK türü ikidurulular ile analiz" J A x K J B K Clock J A = B K A = Bx J B = x K B = A x + Ax = A x 3

31 JK türü ikidurulular ile analiz" J A x K J B K A(t+) = JA + K A B(t+) = JB + K B Clock = BA + (Bx ) A = A B + AB + Ax = x B + (A x) B = B x + ABx + A Bx 3

32 JK türü ikidurulular ile analiz" Figure Nuber: Table5 4 Mano/Ciletti Digital Design, 4e TB by Prentice Hall, Inc. APearson Copany

33 JK türü ikidurulular ile analiz" Duru çizeneği (state diagra) S S3 S S2 33

34 T türü ikidurulular ile analiz" x T A y R Clock reset T R (a) Circuit diagra B Q(t+) = T Q = T Q + TQ TA = Bx TB = x y = AB / / / A(t+) = (Bx) A + (Bx)A / = AB + Ax + A Bx (b) State diagra 34 B(t+) = x B

35 T y T türü ikidurulular ile analiz" R T B / / R / / Clock reset (a) Circuit diagra (b) State diagra Figure Nuber: Table5 5 Mano/Ciletti Digital Design, 4e TB55 27 by Prentice Hall, Inc. APearson Copany 35

36 Mealy ve Moore odelleri" Dizisel devreler, sonlu özdevinir odelinin (finite state achine) iki alt türü ile ifade edilebilir: Mealy odelinde çıkış he şidiki duru he de girişin bir fonksiyonudur. Mealy Machine Moore odelinde çıkış sadece şidiki duruun bir fonksiyonudur. Mealy Machine Inputs Inputs Next State Cobinational Logic Next State Cobinational Logic Clock Clock (a) (a) Moore Machine State Register State Register Output Cobinational Logic Output Cobinational Logic Outputs (Mealy-type) Outputs (Mealy-type) Inputs Next State Cobinational Moore Machine State Register Logic Output Cobinational Logic Outputs (Moore-type) Inputs Next State Cobinational Logic Clock (b) State Register Output Cobinational Logic Outputs (Moore-type) 36

37 Mealy ve Moore odelleri" Moore odelinde çıkışlar bir saat yardııyla eşzaanlanırlar. Mealy odelinde çıkışlar eğer girişler saat döngüsü (clock cycle) boyunca değişebilir. Bir Meali odeli devreyi eşzaanlaak için girişlerin saat ile eşzaanlı olası ve çıkışların da daia bir saat kenarından heen önce örneklenesi gerekektedir. 37

38 Duru indirgeesi (state reduction)" Eğer iki duru her bir olası giriş için aynı çıkışı veriyor ve devreyi aynı veya eş bir durua sürüklüyor ise o iki duru eş (equivalent) durular olarak adlandırılır. Birbirine eş iki duru varsa, bu durulardan herhangi biri giriş-çıkış ilişkilerini değiştireden çıkartılabilir. Duru sayısının azaltılası niçin önelidir? Bir devrenin gerçekleştirilesi sırasında kullanılası gereken ikidurulu sayısında azaltaya gidilebilir (ancak bu duruda devrenin birleşisel (cobinatorial) kısı daha karaşık bir hal alabileceği göz önüne alınalıdır). 38

39 Örnek: Duru indirgeesi" Örnek: / a / / / / / hapter 5 Synchronous Sequ#ltld b bgk c There are an infinite nuber of input / sequences that ay be applied to the circuit; each results in a unique output sequence. As / an exaple, / consider the input Bequence g d e starting fro the initial state a. Each input of or produces an wcput of w and causes the circuit to go to the next state. /Fro / the state diagra, we d h de ~ wtgut and state sequence / for the given input sequence as follows: Wth the circuit in initial state a, an inpnt of W c e s an output of and the circuit reains f in state / a. With present state a aod an hpt of, the out- put ir and the next state is b. With present state b and an input of, the output is and the next state is c. Continuing this procese, we ftnd the coplete sequence to be as follows: state input output / AACFLQQ a b c d s f f Figure Nuber: 5 25 Mano/Ciletti Digital Design, 4e 27 by Prentice Hall, Inc. A Pearson Copany 39

40 Örnek: Örnek: Duru indirgeesi" e ve Figure g Nuber: Table5 duruları 6 birbirine TB56 eş! g duruunu çıkar. Mano/Ciletti Digital Design, 4e 27 by Prentice Hall, Inc. APearson Copany 4

41 Örnek: Duru indirgeesi" Yeni duru çizelgesi: Figure Nuber: Table5 7 d ve f duruları birbirine TB57 Mano/Ciletti eş! f duruunu çıkar. 27 by Prentice Hall, Inc. Digital Design, 4e APearson Copany 4

42 Örnek: Duru indirgeesi" İndirgeniş duru çizelgesi: Artık Figure Nuber: hiçbir Table5 8 duru birbirine TB58 eş değil! Dur.. Mano/Ciletti Digital Design, 4e 27 by Prentice Hall, Inc. APearson Copany 42

43 Örnek: Duru indirgeesi" / / a / b / / / c / / a / / g / / / / d / / f / e / e b / / / d / / c Figure Nuber: 5 25 / AACFLQQ 27 by Prentice Hall, Inc. Figure Nuber: 5 26 Mano/Ciletti Digital Design, 4e AACFLQR by Prentice Hall, Inc. A Pearson Copany

44 Duru ataası (state assignent)" Durulara birbirinden farklı ikili değerler ataası Topla durua sahip bir devre için kullanılacak kodlar n bit (2 n ) içerelidir. (2 n kullanılayan duru sayısıs) Çeşitli seçenekler: The resulting cobinatorial circuit will be different! 44

45 Örnek: Duru ataası " Bir önceki örnek için duru sayısı indirgeniş duru çizelgesi için ikili ataalar / / a / / e b / c / / / d / / Figure Nuber: 5 26 Mano/Ciletti Digital Design, 4e AACFLQR 27 by Prentice Hall, Inc. A Pearson Copany Figure Nuber: Table5 Mano/Ciletti Digital Design, 4e TB by Prentice Hall, Inc. APearson Copany

46 Dizisel devrelerin tasarıı" Verilen tanıdan duru çizeneğini ve duru çizgesini oluştur. Gerekiyorsa duru sayısını azalt. İkili kodlanış (binary coded) duru çizgesini elde etek için durulara ikili sayı değerleri ata. Kullanılacak olarak ikiduruluların türünü belirle. Basitleştiriliş ikidurulu giriş ve çıkış denklelerini elde et. Devre şeasını çiz. 46

47 Örnek: Sekans algılayıcı" Üç veya daha fazla ardışık gelen leri içeren bit dizgilerini algılayan bir devrenin tasarıı Devrenin duru çizeneği: S / S / S 3 / S 2 / 47

48 Figure Nuber: Table5 Örnek: Sekans algılayıcı" D türü ikidurulular kullanarak gerçekleştire Dört farklı duruu ifade etek için iki D türü ikidurulu S / S / S 3 / S 2 / Figure Nuber: 5 27 Mano/Ciletti Digital Design, 4e AACFLQS 27 by Prentice Hall, Inc. A Pearson Copany 48

49 Örnek: Sekans algılayıcı" Figure Nuber: Table5 Mano/Ciletti Digital Design, 4e A(t+) = D A (A, B, TB5x) = Σ(3,5,7) B(t+) = D B (A, B, x) = Σ(,5,7) y(a, B, x) = Σ(6,7) 27 by Prentice Hall, Inc. APearson Copany 49

50 Örnek: Sekans algılayıcı" Bx Bx B B A A Bx Bx B B A A Bx Bx A A A A A A A A 4 x x D A D A Ax Ax Bx Bx x x D B D B Ax Ax B x B x 3 2 B Bx A B A x D B Ax B x x y AB 5

51 Örnek: Sekans algılayıcı" D A x D B B Clock y 5

52 Uyara gereksinii çizelgesi (excitation tables)" Devre tasarıında D türü ikidurulular kullanıldığında, giriş denkleleri doğrudan sonraki durulardan hesaplanabilir. Ancak JK ve T türü ikidurulular kullanıldığında bu kolay yol izleneez. Bu aaçla duru çizelgesi ve giriş denkleleri arasındaki fonksiyonel ilişkiyi gösteren ve uyara gereksinii çizelgesi (excitation tables) olarak adlandırılan bir çizelge kullanılalıdır. 52

53 Uyara gereksinii çizelgesi (excitation tables)" JK ve T tipi ikidurulular için uyara gereksinii çizelgeleri 53

54 JK türü ikidurulular ile gerçekleştire" İkidurulu girişleri, duru çizelgesi ve JK tipi ikidurulunun uyara gereksinii çizelgesinden bulunur. Figure Nuber: Table5 2 Mano/Ciletti Digital Design, 4e TB52 54

55 JK türü ikidurulular ile A Bx Bx A A Bx Bx gerçekleştire" B B B B B Bx B A Bx A A Bx Bx X X X X X X X X X X X X A A A X X X X X X X X X X X X A A A B B Bx B A Bx A A Bx Bx x x x J A J A Bx Bx J A Bx Bx X X X X X X B B Bx B A Bx A A Bx Bx x x x K A K A Bx Bx K A Bx Bx X X X X X X A A A X X X X X X A A A X X X X X X x x J B J B x x J B x x x x K B K B (A K B (A (A x) x) (A x) x) 55

56 JK türü ikidurulular ile x gerçekleştire" J K A A J B K B Clock 56

57 T türü ikidurulular ile gerçekleştire" 3 bit lik ikili sayaç Duru çizeneği: Figure Nuber: 5 32 Mano/Ciletti Digital Design, 4e AACFLQX 27 by Prentice Hall, Inc. A Pearson Copany 57

58 T türü ikidurulular ile gerçekleştire" dan a olan değişii incele 58

59 T türü ikidurulular ile gerçekleştire" A A A A A A A A A A A A A 2 A 2 A 2 2 A A 2 AA A 2 AA 2 2 A 2 A A A A A A A AA T A2 T A A A A T A A2 T A A A T A A A x x A A 2 A A T T T Clock 59