FPGA Tabanlı Kaotik Osilatör Tasarımı ve Gerçeklenmesi. FPGA-Based A Chaotic Oscillator Design and Implementation

Transkript

1 FPGA Tabanlı Kaoti Oilatör Taarımı ve Gerçelenmei * Imail Kouncu, Ahmet Turan Ocerit and 3 Ihan Pehlivan * Control and Automation Technolog Program, Duce Vocational High School, Duce Univerit, Ture Facult o Technolog, Department o Computer Engineering, Saara Univerit, Ture 3 Facult o Technolog, Electrical and Electronic Engineering Department, Saara Univerit, Ture Öet Günümüde riptoloji ve güvenli haberleşme alanlarında aoti itemler ve ao tabanlı ugulamalar agın bir şeilde ullanılmaa başlanmıştır Öellile ao tabanlı riptoloji ugulamalarda ullanılan en temel apılardan birii de aoti inali üreten bir ao üretecidir Bu çalışmada, eni bir aoti item PC üerinde nümeri olara modellenmiş ve a portrei önteminden ararlanılara itemin ao analii apılmıştır Kaoti item arıca FPGA üerinde Heun metodu ullanılara modellenmiştir Taarlanan item, Virte-6 FPGA çipi için entelenmiş ve tet edilmiştir Tet onuçlarına göre taarlanan aoti itemin çalışma reanı 3976MH dir Arıca FPGA tabanlı aoti oilatör bir milon verii 5 de üretebilmetedir Bu çalışmada unulan FPGA tabanlı aoti item modeli ullanılara, riptoloji ve güvenli haberleşme alanlarında çeşitli ugulamalar gerçeleştirilebilir Anahtar Kelimeler: Kao, aoti oilatör, VHDL, FPGA, Heun FPGA-Baed A Chaotic Ocillator Deign and Implementation Abtract Chaotic tem and chao-baed application have begun widel to be ued in the ield o crptograph and ecurit communication nowada Epeciall one o the mot igniicant tructure ued in chao-baed application i chaotic ignal generator In thi paper, a novel chaotic tem on PC numericall ha been modeled and the chao anali o the tem ha been realied uing phae portrait method Alo, the chaotic tem ha been modelled uing Heun method on FPGA Deigned tem ha been ntheied and teted or Virte-6 FPGA chip According to the tet reult, operating requenc o deigned chaotic tem i 3976MH In thi cae, FPGA-baed chaotic tem i able to generate a million data et at 5 Uing the FPGA-baed chaotic tem model propoed in thi paper can be perormed variou application in ield o encrption and ecure communication Ke word: Chao, chaotic ocillator, VHDL, FPGA, Heun Giriş Kao ve aoti itemlerin araştırılmaı ve mühendili alanlarında ugulanmaına öneli bilimel ve endütriel alanlarda önemli çalışmalar gerçeleştirilmetedir Bu çalışma alanlarına riptoloji [], haberleşme [], görüntü işleme [3], apa inir ağları [4] ve ontrol [5] örne *Correponding author: Addre: Control and Automation Technolog Program o Duce Vocational High School, Duce Univerit, Uunmutaa Mah 8 Düce/Ture addre: imailouncu@duceedutr, Phone: , Fa:

2 874 olara verilebilir Kaoti tabanlı mühendili ugulamalarında ullanılmaı gereen en temel apılardan birii aoti işareti üreten bir ao üretecidir Kao üreteçleri, donanımal olara analog vea aıal tabanlı olma üere ii arlı şeilde gerçeleştirilebilmetedir Saıal devre tabanlı aoti üreteçler literatürde aıal işaret işlemciler Digital Signal Proceing DSP [6], ugulamaa öel tümleşi devreler Application Speciic Integrated Circuit ASIC [7], ve alanda programlanabilir apı diileri Field Programmable Gate Arra FPGA [8] gibi arlı apılarla gerçelenebilmetedir ASIC tabanlı aoti üreteçlerden diğer aıal tabanlı eşdeğerlerine göre daha üe perorman elde edilmetedir Anca ASIC tabanlı ugulamalar ene bir apıa ahip olmamala birlite bu itemlerin il taarım ve tet malieti olduça üetir Arıca ASIC ile apılan taarımların malietinin düşürülmei için önemli mitarda üretim apılmalıdır ASIC tabanlı eri üretim aşamalarında apılaca bir hata olduça üe maliet ve uun aman abına da neden olmatadır DSP çipleri, işlemleri ıralı equential olara gerçeleştirmetedir Süreli amanlı aoti itemler genel olara en a ii vea üç dieraniel denlemden oluşmata ve çıış aıı da buna göre değişmetedir Çıış inali değerlerinin miroişlemci vea DSP tabanlı itemler taraından ıralı bir şeilde heaplanmaı uun aman almata ve çalışma reanları düşü almatadır FPGA çipleri paralel işlem apabilmele birlite olduça ene bir apıa ahiptirler FPGA çiplerinin taarım ve tet malietleri de düşütür Arıca aıal tabanlı olmaları, terar programlanabilme öellileri aeinde FPGA tabanlı aoti itemler ve bu itemlerin ullanıldığı ugulamalar daha ene olmatadır Kaoti devre modelleri terar programlanabilir vea eniden apılandırılabilir itemler içeriinde gerçelemee ugundur Bu aede aoti itemler parametre değişimlerine göre arlı ormda işaret üretebilmetedir Arıca ilgili aoti itemin arlı doğrual olmaan onionlarla alternatili olara gerçeleştirilmei ö onuu olmatadır Bu öellilere ahip aoti devre modelleri, terar apılandırılabilir bir şeilde ene ve donanım armaşaı olmadan taarlanabilirler Bu çalışmada, iinci bölümde eçilen aoti itemin nümeri modeli ve a portreleri unulmuştur Üçüncü bölümde, aoti itemin FPGA tabanlı modeli tanıtılmıştır Dördüncü bölümde, FPGA tabanlı aoti modelin tet onuçları verilmiştir Son bölümde ie elde edilen onuçlar orumlanmıştır Kaoti Sitem Nümeri Modeli Kaoti itemler genellile dieraniel denlemler ile iade edilmetedir Aşağıda bir aoti iteme ait dieraniel denlemler verilmiştir [9] d / dt d / dt d / dt Burada item parametreleri α=5, β=4 ve γ=4 ve başlangıç şartları =, =, = olara alınmıştır Sitem parametreleri ve başlangıç şartları item dinami davranışını ço büü oranda değiştirebilmetedir Hatta item parametrelerinin değişimi itemin ararlı vea ararı

3 875 dinami davranışını belirleebilmetedir Süreli amanlı nonlineer dinami bir itemin aoti davranış göterebilmei için itemde en a bir nonlineer terim bulunmalı ve item en a üç değişen içermelidir Bir item bu ii şartı ağlıora, itemin ao analileri apılabilir Bununla beraber, item arı amanlı ie bu ii şartın bulunmaına gere otur Bir vea ii boutlu arı denlemlerde aoti davranış ortaa çıabilmetedir Bir itemin ao analiinin apılabilmei için geliştirilmiş çeşitli öntemler bulunmatadır Bu öntemlerden baıları şunlardır: Sitemin a uaının incelenmei, örüngenin ilenmei, Poincare haritalama, güç petrumu, çatallaşma diagramı ve Lapunov ütelleri petrumu Yuarıda dieraniel denlem taımları verilmiş olan aoti item Matlab-Simulin program ullanılara modellenmiş ve şeil a da aoti itemin modeli unulmuştur Bu çalışma da ao analii için a portrei önteminden ararlanılmış ve onuçlar şeil b de verilmiştir Şeilden görüldüğü gibi item değişenleri, ve üreli olara değişmete anca bu değişim belirli aralılar içeriinde ınırlı almatadır 5 X To Worpace 4 Z To Worpace Y To Worpace 4 Şeil a Kaoti itemin Matlab-Simulin modeli b -, - ve - inalleri a portreleri 3 Kaoti Sitemin FPGA Tabanlı Gerçelenmei Literatürde dieraniel denlemlerin nümeri çöümlerinin gerçeleştirilebilmei amacıla çeşitli öntemler geliştirilmiştir Bu öntemlerden en bait olanı Euler algoritmaıdır Anca Euler algoritmaı genel olara ço haa çöümler üretememetedir Arıca aoti itemler başlangıç şartlarına ço haa bağımlı oldularından başlangıç şartlarındai a bir değişim itemin dinami davranışını olduça değiştirmetedir Bu nedenle itemin FPGA tabanlı aıal modeli oluşturuluren daha haa onuçlar üreten ve Euler algoritmaının daha gelişmiş hali olan Heun algoritmaı ullanılmıştır Aşağıda aoti itemin başlangıç şartlarını ve τ=5

4 876 algoritmanın adım aıını belirtme üere Heun algoritmaına ait denlemler verilmiştir i Örne aoti itemin aıal olara çöümlenebilmei amacıla ullanılan algoritma ii aşamadan oluşmatadır Bu alaşım ullanılara dieraniel denlemler heaplanıren il aşamada değeri heaplanmatadır Bu değer heaplandıtan onra iadeinde erine onulara dieraniel denlemin üreteceği değer elde edilmiş olur Heun algoritmaı ullanılara aoti itemin arılaştırılmış matematiel modeli eşitli 3 te verilmiştir Bu denlemlerdei, ve değerleri Heun algoritmaında dieraniel denlemin onuçlarının elde edilmei için gereli olan ara değerleri iade etmetedir Matematiel modeldei, ve nın başlangıç değerleri olan t ==, t == ve t == olara alınmıştır / / / 3 Bu çalışmada örne aoti itemin Heun algoritmaı ile FPGA tabanlı olara modellenebilmei için 3-bit IEEE aan notalı aı tandardı ullanılmış ve örne aoti item bir donanım tanımlama dili olan VHDL ullanılara odlanmıştır Taarlanan ünite içeriinde ullanılan aan notalı aı tandardındai çarpma, toplama ve çıarma modülleri, Xilin IP CORE Generator ullanılara oluşturulmuştur Şeil de örne iteme ait taarlanan aoti oilatörün blo diagramı görülmetedir Ünite girişinde bulunan 3-bitli to_, to_ ve to_ inalleri itemin il çalışmaı anında ihtiaç duduğu başlangıç şartlarını ağlamatadır Taarlanan Heun tabanlı aoti oilatörde 3 adet 3-bit li X_cii, Y_cii ve Z_cii çıış inalleri ve bu çıış inallerinin haır olduğunu göterme amacıla ullanılan -bitli Sh_X, Sh_Y ve Sh_Z inalleri bulunmatadır Örne aoti oilatöre Cloc inali ve başlangıç şartları

5 877 ugulandığı andan itibaren item 3 aat periodu bounca çalışmata ve bunun onunda onuçları X_cii, Y_cii ve Z_cii çıış inallerine iletmetedir Arıca item X_cii, Y_cii ve Z_cii inallerini ürettiğinde, Sh_X, Sh_Y ve Sh_Z ontrol inalleri çıışları olmata ve bu şeilde iteme bağlanabilece diğer ünitelerle enron bir şeilde çalışmaı ağlanmatadır adim cloc t_ X_cii Sh_X Y_cii Sh_Y t_ tart t_ Z_cii Sh_Z Şeil Örne aoti itemin FPGA tabanlı modeli 4 FPGA Tet Sonuçları Heun tabanlı aoti oilatör ünitei, Xilin Virte-6 ailei XC6VCX75T çipi için entelenere, FPGA ana ullanımına ve aat hılarına ait parametrelerin itatitileri incelenmiştir Ünitenin belirlenen verii işleme ürei, Xilin ISE Deign Tool 4 imülaon programı ullanılara elde edilmiştir Şeil 3 te Xilin ISE Simülatöründe oilatör üniteinin FPGA de gerçelenmeinden elde edilen, ve inallerine arşılı gelen X_cii, Y_cii ve Z_cii inallerinin aman erilerine ait değerler görülmetedir Oilatörün FPGA de gerçelenmeinden elde edilen X_cii, Y_cii ve Z_cii inallerinin aman erilerine ait değerler 3-bit aan notalı aı ormatında olduğu için oilatör çıışlarının doğrudan gölenmei olduça or olmatadır Bu nedenle elde edilen X_cii, Y_cii ve Z_cii değerlerinin ISE imülaon eranında daha rahat bir biçimde incelenmeini ağlama amacıla inal çıışları onaltılı aı ormatında verilmiştir Ünite 3 aat darbei onunda il onuçları üretmetedir Bu üreden önce oilatör üniteinin çıışlarından herhangi bir veri alınamamatadır Bundan onra her 3 aat darbeinde modül çıışlarından itenilen değerler alınabilmete ve modül pipeline olara çalışabilmetedir

6 878 Şeil 3 Xilin ISE Deign Tool Simülatörü taraından üretilen aoti oilatör çıışları Tablo de enteleme işleminin ardından apılan place & route onraında elde edilen FPGA çip itatitileri verilmiştir Ünitenin minimum darbe periodu 564n dir Bu ente onuçları Xilin Virte-6 ailei XC6VCX75T çipi için elde edilmiştir Simülaonda ullanılan FPGA çipi Virte-6 aileinin en üçü çiplerinden biriidir Eğer anı çip aileinden daha büü analara ahip arlı bir çip ullanılıra çip ana ullanım oranları düşecetir Tablo Taarlanan aoti oilatör için ullanılan FPGA anaları FPGA Çipi Slice Reg Saıı / % LUT Saıı / % Occupied Slice Saıı / % Bounded IOB Saıı / % Min Cloc Periodu n Virte-6 8,49 / 9 7,7 / 36 5,656 / 48 9 / Sonuçlar Bu çalışmada unulan aoti item, Matlab-Simulin te modellenmiş ve elde edilen verilerle itemin a portrei çıartılmıştır İinci olara örne aoti item, Heun algoritmaı ullanılara VHDL dilinde odlanmış, Xilin ISE 4 taarım ortamında Virte-6 FPGA çipi için entelenmiş ve tet edilmiştir Elde edilen tet onuçlarına göre FPGA tabanlı aoti oilatörün çalışma reanı 3976MH dir FPGA tabanlı taarım bir milon verii 5 gibi ço ıa bir ürede heaplaabilmetedir Örne aoti itemin FPGA tabanlı modelinden elde edilen başarılı onuçlar bu eni aoti oilatörün riptoloji ve güvenli haberleşme ugulamalarında ullanılabileceğini götermiştir İleride FPGA tabanlı eni aoti oilatör ullanılara enroniaon, bilgi gileme ve ragele aı üretimi gibi çeşitli ugulamalar gerçeleştirilebilir

7 879 Kanalar [] Bahache B, Ghaal JM, Aad SE Improvement o the ecurit o igbee b a new chaotic algorithm Stem Journal, IEEE, 3; doi: 9/JSYST346 [] Jia-Gui W, Zheng-Mao W, Yu-Ran L, Li F, Xi T, Guang-Qiong X Simulation o bidirectional long-ditance chao communication perormance in a novel iber-optic chao nchroniation tem Lightwave Technolog Journal o, 3; 3:3-46 [3] Ahar H, Amer A Claiication o urveillance video object uing chaotic erie Image Proceing, IET, ; 6:799 [4] Decai Li, Min Han, Jun Wang Chaotic time erie prediction baed on a novel robut echo tate networ Neural Networ and Learning Stem, IEEE Tranaction on, ; 3:5-787 [5] Zhen Z, Chau KT, Zheng W Chaotic peed nchroniation control o multiple induction motor uing tator lu regulation Magnetic, IEEE Tranaction on, ; 48:-4487 [6] Kharel R, Buawon K, Aggoune W, Ghaemloo Z Implementation o a ecure digital chaotic communication cheme on a DSP board Communication tem networ and digital ignal proceing CSNDSP, 7th International Smpoium on, ; [7] Yiwei Z, Zeiang L, Xinjian Z A chao-baed image encrption ASIC uing reconigurable logic Circuit and Stem, IEEE Aia Paciic Conerence on, 8; 78 [8] Aa MS, Tanougat C, Sadoudi S, Fellah R, Dandache A A new auto-wiched chaotic tem and it FPGA implementation Communication in Nonlinear Science and Numerical Simulation, ; 7 [9] Sundarapandian V, Pehlivan I Anali, control, nchroniation, and circuit deign o a novel chaotic tem Mathematical and Computer Modelling, ; 55:7-94