(I) şimdiki. durum (S) belleği. saat. girşi
|
|
- Ece Hazan Abdil
- 7 yıl önce
- İzleme sayısı:
Transkript
1 ers Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans: Eşzamanlı (Senkron) Ardışıl evreler (Synchronous Sequential Circuits) Ardışıl (sequential) devrelerde çıkış değeri, hem girişlerden gelen değerlere hem de devrenin "una" bağlıdır. Sonlu lu makine (finite machine) modeline göre oluşturulan bu devrelerde bilgileri belleklerde (flip-floplarda) tutulur. Tüm flip-floplar aynı saat işareti ile eşzamanlı tetiklenirler (senkron). Buna göre makine sadece saat işaretinin etkin geçişlerinde değiştirebilir. Eşzamanlı ardışıl devreler iki farklı modele göre tasarlanabilir. a) Mealy Modeli (George H. Mealy, bilgisayar bilimleri, AB) Bu modelde çıkışlar hem o andaki girişlerin hem de o andaki un fonksiyonudur. girişler (I) şimdiki (S) sonraki lojiği F flip-flop sürme sonraki belirleme belleği saat girşi (I) şimdiki (S) çıkış lojiği G çıkışlar (O) O = G(S,I) saat işareti rd.oç.r. Feza BUZLUCA 7.1 b) Moore Modeli Edward Forrest Moore ( ) Matematik, bilgisayar bilimleri, AB Bu modelde çıkışlar sadece ların bir fonksiyonudur. Girişlerdeki değerler sadece sonraki u belirler. urum bilgisi de çıkıştaki değeri belirler. girişler (I) şimdiki (S) sonraki lojiği F flip-flop sürme sonraki belirleme belleği saat girşi şimdiki (S) çıkış lojiği G çıkışlar (O) O = G(S) saat işareti Bir modele göre tasarlanmış olan bir devreyi diğer modele dönüştürmek mümkündür. Bir çok devreyi hem Mealy hem de Moore modeline göre tasarlamak mümkündür rd.oç.r. Feza BUZLUCA 7.2
2 Eşzamanlı ardışıl devrelerin çözümlenmesi (Analiz) Bir ardışıl devrenin tasarlanıp gerçeklenmesi konusundan önce tasarlanmış olan bir devrenin nasıl çözümleneceği incelenecektir. Hatırlatma: Mealy modelinde bir devrenin gerçeklenmesi aşağıda gösterilmiş olan F (sonraki ) ve G (çıkış) fonksiyonlarının gerçeklenmesi anlamına gelmektedir. (Bkz. 7.1) S + = F(S,I) S: Şimdiki lar (urum), S + : Sonraki lar O = G(S,I) I: Girişler (Input), O : Çıkışlar (Çıkış) Bir ardışıl devrenin çözümlenmesi (analiz edilmesi) demek, F ve G fonksiyonları şeklinde verilmiş bir devrenin "ne yaptığının" belirlenmesi demektir. Çözümleme 3 adımdan oluşur: 1. evrenin çiziminden F (sonraki ) ve G (çıkış) fonksiyonlarının ifadeleri bulunur. 2. F ve G fonksiyonları kullanılarak olası tüm girişler ve şimdiki lar için makinenin hangi lara geçeceği (sonraki lar) ve hangi çıkışları üreteceği bir tablo halinde yazılır. Bu tabloya /çıkış tablosu denir. 3. Makinenin işlevini daha iyi görebilmek için geçişlerini ve çıkışları grafik olarak gösteren geçiş diyagramı çizilir rd.oç.r. Feza BUZLUCA 7.3 Sonraki urumların Bulunması: F fonksiyonu, flip-flopların girişlerine gelecek olan sürücü değerleri belirler. Bu giriş değerleri ise bir saat darbesi sonra flip-flopun içeriğinin hangi değeri alacağını (sonraki u) belirler. Gelen giriş değerlerine göre flip-flopun içeriğinin nasıl değişeceğini hesaplamak için flip-flopların karakteristik fonksiyonlarını bilmek gerekir. Flip-flopların karakteristik fonksiyonları: SR FF: Q(t+1) = S + R' Q(t), SR=0 JK FF: Q(t+1) = J Q(t)' + K' Q(t) FF : Q(t+1) = T FF : Q(t+1) = T Q(t) rd.oç.r. Feza BUZLUCA 7.4
3 Örnek: Aşağıda çizimi verilmiş olan eşzamanlı ardışıl devreyi çözümleyiniz. sonraki lojiği F belleği çıkış lojiği G çıkış giriş ' 0 flipflop sürme Q Q Z Mealy O=G(S,I) 1 Q Q ' saat işareti ' şimdiki S={(t),(t)} S + ={(t + ), (t + )} = ff(0,1) I={} O={Z} rd.oç.r. Feza BUZLUCA F fonksiyonunun ifadesi belirlenir. 0 = Q 0 ' + Q 0 ' 1 = Q 1 ' + Q 1 ' Q 0 + Q 1 Q 0 ' 2. Sonraki lar S + ={(t + ), (t + )} hesaplanır + = 0 ( tipi FF karakteristik fonksiyonu) + = 1 ( tipi FF karakteristik fonksiyonu) + = ' + ' + = ' + ' + ' 3. urum geçiş tablosu (urum transition table) oluşturulur Girişler Tabloyu daha anlaşılır hale getirmek için kodlarına simgeler karşı düşürülür. 00: A 01: B 10: C 11: S + S 0 1 A A B B B C C C A Sonraki Şimdiki urumlar urumlar S: Şimdiki S + : Sonraki ve : urum değişkenleri rd.oç.r. Feza BUZLUCA 7.6
4 4. Çıkış fonksiyonunu G'nin ifadesi belirlenir. Z = (Mealy modeli, çünkü çıkış hem a hem de girişe bağlı) 5. urum/çıkış tablosu oluşturulur. S +,Z S 0 1 A A,0 B,0 B B,0 C,0 C C,0,0,0 A,1 Bu tablo sonlu lu makinenin davranışını göstermektedir. Bu davranış görsel olarak diyagramları ile de gösterilebilir. A B Tablonun Okunması: Makine A undayken girişten 1 gelirse çıkış 0 olur, saat işaretinden sonra makine B una geçer. Z=1 C Makinenin davranışının sözle ifade edilmesi: A u başlangıç u olarak ele alınıp diyagram incelendiğinde, bu devrenin girişine 4 ün katları kadar 1 geldiğinde devrenin çıkışının 1 olduğu, aksi larda ise 0 olduğu görülür rd.oç.r. Feza BUZLUCA 7.7 JK Flip-flopları ile tasarlanmış bir senkron ardışıl devrelerin çözümlenmesi Bir önceki örnekten farklı olarak, burada sonraki değerleri Q i + belirlenirken JK flip-flopunun karakteristik fonksiyonu kullanılacaktır. Hatırlatma: Q + = J Q' + K' Q Örnek: ' J 0 K 0 J Q K Q Q 0 Q 0 ' ' J 1 K 1 J Q K Q Q 1 Q 0 Q 1 Q 0 ' Q 1 ' Z Mealy O=G(S,I) rd.oç.r. Feza BUZLUCA 7.8
5 1. Flip-flopların girişlerini süren F fonksiyonu: J0 = ' K0 = ' + J1 = + K1 = ' + ' 2. Sonraki lar S + ={(t + ), (t + ) } hesaplanır. + = J0 ' + K0' (JK tipi FF karakteristik fonksiyonu) + = ' ' + ( ' + )' + = ' ' + ' ' + ' ' + ' + = ' ' + ' ' + ' (sadeleştirme) + = J1 ' + K1' (JK tipi FF karakteristik fonksiyonu) + = ( + ) ' + ( ' + ' )' + = ' + ' + ' ' + ' ' + ' + + = ' + ' + + ' + ' ' (sadeleştirme) 3. Çıkış fonksiyonunun ifadesi belirlenir. Z = + ' ' rd.oç.r. Feza BUZLUCA 7.9 urum/çıkış Tablosu: + +,Z ,0 10,1 01,0 10, ,0 11,0 10,0 11, ,0 00,0 11,0 00, ,0 10,0 00,1 10,1 S +,Z S A A,0 C,1 B,0 C,1 B B,0,0 C,0,0 C C,0 A,0,0 A,0,0 C,0 A,1 C,1 ' ' /0 ' ' /0 A /0 /1 C ' /0 ' /0 ' /0 /1 ' /0 ' /1 B /0 ' ' /0 ' ' /0 Bazı giriş simgelerinin anlamları: ' ' anlamı, =0 anlamı =Φ, =1 Aslında bu simge iki farklı giriş kombinezonuna karşı düşmektedir:, =1 and, = rd.oç.r. Feza BUZLUCA 7.10
6 Moore modeline göre tasarlanmış bir ardışıl devrenin çözümlenmesi: Önceki örneklerde çözümlenen devreler Mealy modeline göre tasarlanmıştı. Aşağıdaki örnekte verilen devre ise Moore modeline göre tasarlanmıştır. Görüldüğü gibi Z çıkışı sadece lara (,) bağlıdır. giriş ' 0 sürme Q Q çıkış Z Moore O=G(S) ' 1 Q Q ' saat işareti şimdiki rd.oç.r. Feza BUZLUCA 7.11 Moore modeline göre tasarlanmış makinelerin çözümlenmesi Mealy modeli ile büyük ölçüde aynıdır. Sadece çıkış tablosu ve geçiş diyagramının oluşturulması farklıdır. 1. Flip-flopları süren F fonksiyonunun ifadesi belirlenir. 0 = ' + ' 1 = ' + ' + ' 2. Sonraki lar S + ={(t + ), (t + )} hesaplanır + = 0 + = 1 + = ' + ' + = ' + ' + ' 3. urum geçiş tablosu oluşturulur urum kodlarına simgeler karşı düşürülür. S + S 0 1 A A B B B C C C A S: Şimdiki S + : Sonraki ve : urum değişkenleri rd.oç.r. Feza BUZLUCA 7.12
7 4. Çıkış fonksiyonunun ifadesi belirlenir. Z = (Moore modeli; çıkış sadece değişkenlerine bağlı) 5. urum/çıkış tablosu oluşturulur. S + S 0 1 Z A A B 0 B B C 0 C C 0 A 1 Moore modelinde çıkış sadece ların bir fonksiyonu olduğu için tablonun her satırına bir çıkış değeri yazılır. Bu değer, makinenin çıkışının, o satırdaki a gelindiğinde alacağı değerdir. A,0 B,0 Moore modelinde geçiş diyagramı çizilirken çıkış değerleri ların içine yazılır.,1 C, rd.oç.r. Feza BUZLUCA 7.13 Mealy ve Moore Modellerinde Çıkışların orumlanması Mealy ve Moore modellerinde çıkıştaki değerin hangi anda geçerli olacağı (çıkışın ne zaman örnekleneceği) farklılık göstermektedir. Mealy Modeli: Mealy modelinde çıkış girişlere de bağlı olduğundan girişteki değer değiştiği anda çıkıştaki değer de değişir. Buna göre Mealy modeli ile tasarlanan bir makine şu şekilde çalışır: 1. Girişlere (I) değer verilir. 2. Çıkışların değeri, giriş ve o andaki un bir fonksiyonu olarak belirlenir. O=G(S,I) 3. Saat işareti etkin olur. Örneğin çıkan kenar oluşur. 4. eni a geçilir. eni, girişin ve o andaki un fonksiyonu olarak belirlenir. S + =F(S,I) rd.oç.r. Feza BUZLUCA 7.14
8 Örnek: anda geçiş diyagramı verilen ve Mealy modeline göre tasarlanmış olan ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir. urum Kodlaması: Q 1 Q : A 0 1 : B 1 0 : C 1 1 : Z=1 A B C SAAT 0 0 URUM A A B C C C A A Z 0 0 Giriş değiştiği anda çıkış da değişmektedir rd.oç.r. Feza BUZLUCA 7.15 Moore Modeli: Moore modelinde çıkışın değeri sadece değişkenlerine bağlı olduğundan girişteki değerin değişimi çıkışı hemen etkilemez. Girişteki değerin çıkış üzerindeki etkisi ancak değiştikten sonra görülür. Buna göre Moore modeli ile tasarlanan bir makine şu şekilde çalışır: 1. Girişlere (I) değer verilir. 2. Saat işareti etkin olur. Örneğin çıkan kenar oluşur. 3. eni a geçilir. eni, girişin ve o andaki un fonksiyonu olarak belirlenir. S + =F(S,I) 4. Çıkışların değeri, yeni un bir fonksiyonu olarak belirlenir. O=G(S) Görüldüğü gibi bu modelde girişlerdeki değişimin çıkıştaki etkisi bir saat darbesi sonra görülür rd.oç.r. Feza BUZLUCA 7.16
9 Örnek: anda geçiş diyagramı verilen ve Moore modeline göre tasarlanmış olan ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir. A,0 B,0,1 C,0 SAAT URUM A A B C C C A A Z Girişteki değişim çıkışı doğrudan etkilemez rd.oç.r. Feza BUZLUCA 7.17 Saat İşaretinin (Clock Signal) İşlevi ış Girişler I 0 -I m urum Q 0 -Q n F Sonraki lojiği (kombinezonsal) Flip-flopların girişleri 0 - n Flipfloplar Q 0 -Q n Bu devrenin propagasyon gecikmesi vardır. Çıkış değerleri her zaman geçerli değildir. Ayrıca (hazard) sorunları da oluşabilir. Saat işaretinin hızı (periyodu) F devresindeki en büyük gecikmeye (en uzun yol) göre belirlenir. Saat işareti etkin olmadan önce (örneğin çıkan kenar gelmeden önce) F devresi işini bitirmeli ve flip-flopların girişleri kararlı ve geçerli olmalı. F devresindeki olası kazalar da (hazards) saat işareti etkin olmadan önce sonlanmış olmalıdır. Ortak saat işareti Saat işareti etkin olduğunda (örneğin çıkan kenar) bu değerler kararlı ve geçerli olmalı Flip-flopların da iç gecikmeleri vardır. Kurma zamanı, tutma zamanı rd.oç.r. Feza BUZLUCA 7.18
10 Saat işaretinin hızının (periyot) belirlenmesi Saat işaretinin periyodu (P) Kurma süresi Tutma süresi KurmaTutma süresi süresi Flip-flopun gecikmesi Flip-flopun çıkışı ( değişkeni) geçerli ış giriş değerleri verildi. (kararlı, geçerli) F devresi çalışıyor. F'nin gecikmesi F devresi işini tamamlamış olmalı P min = Tutma Sür. + F'deki maks gecikme + Kurma Sür. Gerçek uygulamalarda bu süre daha uzun seçilir çünkü girişler anında hazır olamaz rd.oç.r. Feza BUZLUCA 7.19
Ders Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/
Eşzamanlı (Senkron) Ardışıl Devrelerin Tasarlanması (Design) Bir ardışıl devrenin tasarlanması, çözülecek olan problemin sözle anlatımıyla (senaryo) başlar. Bundan sonra aşağıda açıklanan aşamalardan geçilerek
DetaylıY.Doç.Dr.Tuncay UZUN 6. Ardışıl Lojik Devreler 2. Kombinezonsal devre. Bellek. Bellek nedir? Bir bellek şu üç önemli özelliği sağlamalıdır:
6.ARDIŞIL LOJĐK DEVRELER 6.1.Ardışıl Lojik Devre Temelleri SR Tutucu Flip-Flop(FF) Saat, Kenar tetikleme D FF, JK FF, T FF 6.2.Ardışıl Devrelerin Analizi Moore modeli: Çıkışlar= f(şimdiki durum) Mealy
DetaylıBir devrede bellek elemanı olarak kullanılmak üzere tutucuları inceledik.
Flip-Flop Bir devrede bellek elemanı olarak kullanılmak üzere tutucuları inceledik. Tutucular bazı problemlere sahiptir: Tutucuyu ne zaman enable yapacağımızı bilmeliyiz. Tutucuyu çabucak devredışı bırakabilmeliyiz
DetaylıBir devrede bellek elemanı olarak kullanılmak üzere latch leri inceledik.
Flip-Flop lar Bir devrede bellek elemanı olarak kullanılmak üzere latch leri inceledik. Latch ler bazı problemlere sahiptir: Latch i ne zaman enable yapacağımızı bilmeliyiz. Latch i çabucak devredışı bırakabilmeliyiz
DetaylıARDIŞIL DEVRELER (Sequential Circuits)
ayısal evreler (Lojik evreleri) AIŞIL EVELE (equential ircuits) ersin ilk bölümünde kombinezonsal (combinational) devreleri inceledik. Bu tür devrelerde çıkışın değeri o andaki girişlerin değerlerine bağlıdır.
DetaylıArdışıl Devre Sentezi (Sequential Circuit Design)
Ardışıl Devre Sentezi (Sequential Circuit Design) Ardışıl devre tasarımı prosedürü: Adım 1: Problemin tanımına uygun olarak durum tablosunu yapılır. Tablo şimdiki durumları, girişleri, gelecek durumları
DetaylıTeorik Bilgi DENEY 7: ASENKRON VE SENKRON SAYICILAR
DENEY 7: ASENKRON VE SENKRON SAYICILAR Deneyin Amaçları Asenkron ve senkron sayıcı devre yapılarının öğrenilmesi ve deneysel olarak yapılması Deney Malzemeleri 74LS08 Ve Kapı Entegresi (1 Adet) 74LS76
DetaylıARDIŞIL DEVRELER SENKRON ARDIŞIL DEVRELER
ARDIŞIL DEVRELER TANIM: ÇIKIŞLARIN BELİRLİ BİR ANDAKİ DEĞERİ, GİRİŞLERİN YANLIZA O ANKİ DEĞERİNE BAĞLI OLAN DEVRELER KOMBİNASYONEL DEVRELER OLARAK İSİMLENDİRİLİR. ÇIKIŞLARIN BELİRLİ BİR ANDAKİ DEĞERİ,
DetaylıDeney 2: Flip-Floplar
Deney 2: Flip-Floplar Bu deneyde, çeşitli flip-flop devreleri kurulacak ve incelenecektir. Kullanılan Elemanlar 1 x 74HC00 (NAND kapısı) 1 x 74HC73 (JK flip-flop) 1 x 74HC74 (D flip-flop) 4 x 4,7 kohm
DetaylıBölüm 7 Ardışıl Lojik Devreler
Bölüm 7 Ardışıl Lojik Devreler DENEY 7- Flip-Floplar DENEYİN AMACI. Kombinasyonel ve ardışıl lojik devreler arasındaki farkları ve çeşitli bellek birimi uygulamalarını anlamak. 2. Çeşitli flip-flop türlerinin
DetaylıSEVİYE MODLU ARDIŞIL DEVRELER 1- GENEL TANITIM. KTÜ Mühendislik Fakültesi Bilgisayar Mühendisliği Bölümü Sayısal Tasarım Laboratuarı
KTÜ Mühendislik Fakültesi Bilgisayar Mühendisliği Bölümü Sayısal Tasarım Laboratuarı SEVİYE MODLU ARDIŞIL DEVRELER - GENEL TANITIM Seviye modlu ardışıl devreler, kombinasyonal devrelere geri besleme özelliği
DetaylıBölüm 4 Ardışıl Lojik Devre Deneyleri
Bölüm 4 Ardışıl Lojik Devre Deneyleri DENEY 4-1 Flip-Floplar DENEYİN AMACI 1. Kombinasyonel ve ardışıl lojik devreler arasındaki farkları ve çeşitli bellek birimi uygulamalarını anlamak. 2. Çeşitli flip-flop
DetaylıTemel Flip-Flop ve Saklayıcı Yapıları. Mikroişlemciler ve Mikrobilgisayarlar
Temel Flip-Flop ve Saklayıcı Yapıları 1 Sayısal alga Şekilleri 1 2 4 3 1. Yükselme Zamanı 2. Alçalma Zamanı 3. Sinyal Genişliği 4. Genlik (Amplitude) 2 Periot (T) : Tekrar eden bir sinyalin arka arkaya
Detaylı1. Sayıcıların çalışma prensiplerini ve JK flip-floplarla nasıl gerçekleştirileceğini anlamak. 2. Asenkron ve senkron sayıcıları incelemek.
DENEY 7-2 Sayıcılar DENEYİN AMACI 1. Sayıcıların çalışma prensiplerini ve JK flip-floplarla nasıl gerçekleştirileceğini anlamak. 2. Asenkron ve senkron sayıcıları incelemek. GENEL BİLGİLER Sayıcılar, flip-floplar
Detaylı18. FLİP FLOP LAR (FLIP FLOPS)
18. FLİP FLOP LAR (FLIP FLOPS) Flip Flop lar iki kararlı elektriksel duruma sahip olan elektronik devrelerdir. Devrenin girişlerine uygulanan işarete göre çıkış bir kararlı durumdan diğer (ikinci) kararlı
DetaylıBÖLÜM 2 SAYI SİSTEMLERİ
İÇİNDEKİLER BÖLÜM 1 GİRİŞ 1.1. Lojik devre içeriği... (1) 1.1.1. Kodlama, Kod tabloları... (2) 1.1.2. Kombinezonsal Devre / Ardışıl Devre... (4) 1.1.3. Kanonik Model / Algiritmik Model... (4) 1.1.4. Tasarım
DetaylıBÖLÜM 9 (COUNTERS) SAYICILAR SAYISAL ELEKTRONİK. Bu bölümde aşağıdaki konular anlatılacaktır
SYISL ELETRONİ ÖLÜM 9 (OUNTERS) SYIILR u bölümde aşağıdaki konular anlatılacaktır Sayıcılarda Mod kavramı senkron sayıcılar senkron yukarı sayıcı (Up counter) senkron aşağı sayıcı (Down counter) senkron
DetaylıELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY RAPORU. Deney No: 3 FF Devreleri
TEKNOLOJİ FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY RAPORU Deney No: 3 FF Devreleri Yrd. Doç Dr. Ünal KURT Yrd. Doç. Dr. Hatice VURAL Arş. Gör. Ayşe AYDIN YURDUSEV
DetaylıSayıcılar n bitlik bir bilgiyi tutmanın yanısıra her saat çevriminde tuttukları değeri artıran veya azaltan ardışıl devrelerdir.
Sayıcılar (Counters) Sayıcılar n bitlik bir bilgiyi tutmanın yanısıra her saat çevriminde tuttukları değeri artıran veya azaltan ardışıl devrelerdir. Genel olarak iki gruba ayrılır: Senkron sayıcılar Asenkron
DetaylıANKARA ÜNİVERSİTESİ GAMA MESLEK YÜKSEKOULU
ANKARA ÜNİVERSİTESİ GAMA MESLEK YÜKSEKOULU BMT109 SAYISAL ELEKTRONİK Öğr.Gör.Uğur YEDEKÇİOğLU Boolean İfadesinden Sayısal Devrelerin Çizilmesi Örnek : D = B+AC ifadesini lojik kapıları kullanarak çiziniz.
DetaylıSAYISAL DEVRELER. İTÜ Bilgisayar Mühendisliği Bölümündeki donanım derslerinin bağlantıları
SAYISAL DEVRELER Doç.Dr. Feza BUZLUCA İstanbul Teknik Üniversitesi Bilgisayar Mühendisliği Bölümü Sayısal Devreler Ders Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/
DetaylıBÖLÜM 8 MANDAL(LATCH) VE FLİP-FLOPLAR SAYISAL ELEKTRONİK. Bu bölümde aşağıdaki konular anlatılacaktır
AYIAL ELETONİ BÖLÜM 8 MANAL(LATCH) VE FLİP-FLOPLA Bu bölümde aşağıdaki konular anlatılacaktır Mandallar(Latches),- Mandalı, Mandalı ontak sıçramasının mandallar yardımı ile engellenmesi Flip-Floplar,-
DetaylıT.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ
T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ 1 7. HAFTA Flip-Floplar RS Flip Flop, Tetiklemeli RS Flip Flop, JK Flip Flop, D Tipi Flip Flop, T Tipi Flip Flop Tetikleme
DetaylıARDIŞIL DEVRELER. Çıkışlar. Kombinezonsal devre. Girişler. Bellek
ARDIŞIL DEVRELER Ardışıl Devreler konusunda Temel bellek elemanları Tutucu (Latch) Flip-flop Ardışıl devrelerin analizi Ardışıl devrelerin sentezi Saklayıcı (Register) ve Sayıcı (Counter) gibi çok kullanılan
DetaylıDeney 3: Asenkron Sayıcılar
Deney 3: Asenkron Sayıcılar Sayıcılar hakkında genel bilgi sahibi olunması, asenkron sayıcıların kurulması ve incelenmesi Kullanılan Elemanlar 1xLM555 Entegresi, 1x10 kohm direnç, 1x100 kohm direnç, 1x10
DetaylıDENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI
DENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI Deneyin Amaçları Flip-floplara aģina olmak. DeğiĢik tipte Flip-Flop devrelerin gerçekleģtirilmesi ve tetikleme biçimlerini kavramak. ArdıĢık mantık devrelerinin
DetaylıDOĞRULUK TABLOLARI (TRUTH TABLE)
LOJİK KAPILAR DOĞRULUK TABLOLARI (TRUTH TABLE) Doğruluk tabloları sayısal devrelerin tasarımında ve analizinde kullanılan en basit ve faydalı yöntemdir. Doğruluk tablosu giriş değişkenlerini alabileceği
DetaylıSAYICILAR (COUNTERS) ASENKRON SAYICILAR 2 BİT ASENKRON SAYICI
SAYIILAR (OUNTERS) Sayıcılar sayısal elektroniğin temel devreleridir. Sayıcılar istenilen aralıkta her saat darbesinde ileri veya geri doğru sayma yaparlar. Sayıcılar flip-flop kullanılarak yapılır, kullanılan
DetaylıİÇİNDEKİLER. 1-1 Lojik ve Anahtara Giriş Lojik Kapı Devreleri... 9
İÇİNDEKİLER BÖLÜM 1 TEMEL LOJİK KAPI DENEYLERİ 1-1 Lojik ve Anahtara Giriş 1 1-2 Lojik Kapı Devreleri... 9 a. Diyot Lojiği (DL) devresi b. Direnç-Transistor Lojiği (RTL) devresi c. Diyot-Transistor Lojiği
DetaylıTURGUT ÖZAL ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ MANTIK DEVRELERİ LABORATUARI. Deney 5 Flip Flop Devreleri
TURGUT ÖZAL ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ MANTIK DEVRELERİ LABORATUARI Deney 5 Flip Flop Devreleri Öğrenci Adı & Soyadı: Numarası: 1. Flip Flop Devresi ve VEYADEĞİL
DetaylıSAYI SİSTEMLERİ ve BOOLE CEBİRİ 1+1=1 ÖĞR.GÖR. GÜNAY TEMÜR - TEKNOLOJİ F. / BİLGİSAYAR MÜH.
SAYI SİSTEMLERİ ve BOOLE CEBİRİ 1+1=1 Ders Konusu 1854 yılında George Boole tarafından özellikle lojik devrelerde kullanılmak üzere ortaya konulmuş bir matematiksel sistemdir. İkilik Sayı Sistemi Çoğu
DetaylıDENEY 2- Sayıcılar. 1. Sayıcıların prensiplerinin ve sayıcıların JK flip-flopları ile nasıl gerçeklendiklerinin incelenmesi.
DENEY 2- Sayıcılar DENEY 2- JK Flip-Flop Devreleri DENEYİN AMACI 1. Sayıcıların prensiplerinin ve sayıcıların JK flip-flopları ile nasıl gerçeklendiklerinin incelenmesi. GENEL BİLGİLER Sayıcılar flip-floplar
DetaylıSAYISAL ELEKTRONİK. Ege Üniversitesi Ege MYO Mekatronik Programı
SAYISAL ELEKTRONİK Ege Üniversitesi Ege MYO Mekatronik Programı BÖLÜM 6 Tutucular, Flip-Floplar ve Zamanlayıcılar Tutucular (Latches) Tutucu iki kararlı (bistable state) durumu olan en temel sayısal depolama
DetaylıDENEY 8- Flip Flop ve Uygulamaları. Amaç: - Flip Flop çalışma mantığını kavramak
DENEY 8- Flip Flop ve Uygulamaları Amaç: - Flip Flop çalışma mantığını kavramak Deneyin Yapılışı: - Deney bağlantı şemasında verilen devreleri uygun elemanlarla kurunuz. Entegrenin besleme ve GND bağlantılarını
DetaylıDr. Feza BUZLUCA İstanbul Teknik Üniversitesi Bilgisayar Mühendisliği Bölümü
1 BİLGİSAYAR MİMARİSİ Dr. Feza BUZLUCA İstanbul Teknik Üniversitesi Bilgisayar Mühendisliği Bölümü http:// http:// Ders Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/
DetaylıBLG311 Biçimsel Diller ve Otomatlar
BLG311 Biçimsel Diller ve Otomatlar Sonlu Durumlu Makineler A.Emre Harmancı Tolga Ovatman Ö.Sinan Saraç 2015 İçerik 1 Tanımlar ve Modeller (Mealy ve Moore) 2 Tanımlar ve Modeller (Mealy ve Moore) Hesaplayan
DetaylıBölüm 4 Ardışıl Lojik Devre Deneyleri
Bölüm 4 Ardışıl Lojik Devre Deneyleri DENEY 4-1 Flip-Floplar DENEYİN AMACI 1. Kombinasyonel ve ardışıl lojik devreler arasındaki farkları ve çeşitli bellek birimi uygulamalarını anlamak. 2. Çeşitli flip-flop
DetaylıDERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi
DERS NOTLARI Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi DERS-8 11.05.2016 MULTİVİBRATÖR VE FLİP FLOPLAR Giriş Kare veya dikdörtgen sinyal üreten elektronik devreler Multivibratör olarak
DetaylıMantık Devreleri Laboratuarı
2013 2014 Mantık Devreleri Laboratuarı Ders Sorumlusu: Prof. Dr. Mehmet AKBABA Laboratuar Sorumlusu: Emrullah SONUÇ İÇİNDEKİLER Deney 1: 'DEĞİL', 'VE', 'VEYA', 'VE DEĞİL', 'VEYA DEĞİL' KAPILARI... 3 1.0.
DetaylıDENEY 5 RS FLİP-FLOP DENEYLERİ
Adı Soyadı: No: Grup: DENEY 5 RS FLİP-FLOP DENEYLERİ ÖN BİLGİ : Sayısal bilgiyi ( "0" veya "1" ) depolamada ve işlemede kullanılan temel devrelerden biri de F-F lardır. Genel olarak dört tipi vardır: 1-
DetaylıZaman Diyagramları (Timing Diagrams) A B C AB. Propagasyon Gecikmesi (Propagation Delay)
ayısal evreler (Lojik evreleri) Zaman iyagramları (Timing iagrams) ayısal devrelerin zaman içindeki davranışlarını (giriş/çıkış ilişkisini) gösteren diyagramlardır. x ekseninde zaman, y ekseninde ise girişlerin
DetaylıLojik Fonksiyonların Yalınlaştırılması (İndirgenmesi) F(A, B, C)= Σm(1,3,5,6,7) : 1. kanonik açılım = A'B'C + A'BC + AB'C + ABC' + ABC A B C F F= AB+C
Lojik Fonksiyonların Yalınlaştırılması (İndirgenmesi) ir lojik fonksiyonun birçok cebirsel ifadesi vardır. (kz. kanonik açılımlar ve yalınlaştırılmış ifadeleri) Yalınlaştırmada amaç, belli bir maliyet
Detaylı7.Yazmaçlar (Registers), Sayıcılar (Counters)
7.Yazmaçlar (Registers), Sayıcılar (Counters) 7..Yazmaçlar Paralel Yüklemeli Yazmaçlar Ötelemeli Yazmaçlar 7.2.Sayıcılar Đkili Asenkron Sayıcılar (Binary Ripple Counter) Đkili Kodlanmış Onlu Asenkron Sayıcı
DetaylıDeney 6: Ring (Halka) ve Johnson Sayıcılar
Deney 6: Ring (Halka) ve Johnson Sayıcılar Kullanılan Elemanlar xlm Entegresi, x0 kohm direnç, x00 kohm direnç, x0 µf elektrolitik kondansatör, x00 nf kondansatör, x 7HC7 (D flip-flop), x 0 ohm, x Led
DetaylıLojik Fonksiyonların Yalınlaştırılması (İndirgenmesi)
Lojik Fonksiyonların Yalınlaştırılması (İndirgenmesi) ir lojik fonksiyonun birçok cebirsel ifadesi vardır. (kz. kanonik açılımlar ve yalınlaştırılmış ifadeleri) Yalınlaştırmada amaç, belli bir maliyet
DetaylıElektroniğe Giriş 1.1
İTÜ Bilgisayar Mühendisliği Bölümündeki donanım derslerinin bağlantıları Sayısal devreler bölümdeki diğer donanım dersinin temelini oluşturmaktadır. Elektroniğe Giriş SAYISAL DEVRELER Sayısal Elektronik
DetaylıDeney 6: Ardışıl Devre Analizi
Deney 6: Ardışıl Devre Analizi Genel Bilgiler: Lojik devre derslerinde de görüldüğü gibi bir ardışıl devrenin analizi matematiksel model, durum tablosu veya durum diyagramı yardımıyla üç farklı biçimde
DetaylıBu deney çalışmasında kombinasyonel lojik devrelerden decoder incelenecektir.
4.1 Ön Çalışması Deney çalışmasında yapılacak uygulamaların benzetimlerini yaparak, sonuçlarını ön çalışma raporu olarak hazırlayınız. 4.2 Deneyin Amacı MSI lojik elemanları yardımıyla kombinasyonel lojik
DetaylıDeney 5: Shift Register(Kaydırmalı Kaydedici)
Deney 5: Shift Register(Kaydırmalı Kaydedici) Kullanılan Elemanlar 1xLM555 Entegresi, 1x10 kohm direnç, 1x100 kohm direnç, 1x10 µf elektrolitik kondansatör, 1x100 nf kondansatör, 2 x 74HC74 (D flip-flop),
DetaylıBÖLÜM 9 - SENKRON SIRALI / ARDIŞIL MANTIK DEVRELERİ (SYNCHRONOUS SEQUENTİAL LOGİC)
SAYISAL TASARIM-I 12. 13. 14. HAFTA BÖLÜM 9 - SENKRON SIRALI / ARDIŞIL MANTIK DEVRELERİ (SYNCHRONOUS SEQUENTİAL LOGİC) İÇERİK: Ardışıl Devrelerin Analizi Durum Geçiş Şeması Yöntemi Durum Geçiş Tabloları
DetaylıDENEY 2- Sayıcılar ve Kaydırmalı Kaydediciler
DENEY 2- Sayıcılar ve Kaydırmalı Kaydediciler DENEY 2a- JK Flip-Flop Devreleri DENEYİN AMACI 1. Sayıcıların prensiplerinin ve sayıcıların JK flip-flopları ile nasıl gerçeklendiklerinin incelenmesi. GENEL
DetaylıT.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ
T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ 1 8. HAFTA ARDIŞIL DEVRE TASARIMLARI SAYICILAR ASENKRON SAYICILAR SENKRON SAYICILAR 2 ARDIŞIL DEVRELER Bileşik devrelere geri
DetaylıBSE 207 Mantık Devreleri Lojik Kapılar ve Lojik Devreler (Logic Gates And Logic Circuits)
SE 207 Mantık Devreleri Lojik Kapılar ve Lojik Devreler (Logic Gates nd Logic Circuits) Sakarya Üniversitesi Lojik Kapılar - maçlar Lojik kapıları ve lojik devreleri tanıtmak Temel işlemler olarak VE,
DetaylıDers hakkında" İletişim" Bu derste" Bellek" 12/3/12. BBM 231 Zamanuyumlu dizisel devreler (synchronous sequential logic)"
2/3/2 ers hakkında" ykut Erdem aykut@cs.hacettepe.edu.tr Oda: el: 297 75 / 46 Ofis Saati: Carşamba 5:-6: M 23 Zamanuyumlu dizisel devreler (synchronous sequential logic)" etbook: Mano and Ciletti, igital
DetaylıBLM 221 MANTIK DEVRELERİ
9. HAFTA BLM 221 MANTIK DEVRELERİ Prof Dr Mehmet AKBABA mehmetakbaba@karabuk.edu.tr Temel Kavramlar FLIP FLOPS S-R: Set-Reset Latch (Tutucu) Tetiklemeli D Latch (Tutucu) Kenar Tetiklemeli D Flip-Flop S-R
DetaylıİSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU
İSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU DENEYİN ADI : BELLEKLE TASARIM Seri Aritmetik Lojik Birim II (9.2) RAPORU HAZIRLAYAN : BEYCAN KAHRAMAN
DetaylıKENAR TETİKLEMELİ D FLİP-FLOP
Karadeniz Teknik Üniversitesi Bilgisaar Mühendisliği Bölümü Saısal Tasarım Laboratuarı KENAR TETİKLEMELİ FLİP-FLOP 1. SR Flip-Flop tan Kenar Tetiklemeli FF a Geçiş FF lar girişlere ugulanan lojik değerlere
DetaylıDeney 1: Saat darbesi üretici devresi
Deney 1: Saat darbesi üretici devresi Bu deneyde, bir 555 zamanlayıcı entegresi(ic) kullanılacak ve verilen bir frekansta saat darbelerini üretmek için gerekli bağlantılar yapılacaktır. Devre iki ek direnç
DetaylıROM ve PLD lerle ARDIŞIL DEVRE TASARIMI
Karadeniz Teknik Üniversitesi Mühendislik-Mimarlık Fakültesi Bilgisayar Mühendisli gi Bölümü Sayısal Tasarım Laboratuvarı ROM ve PLD lerle ARDIŞIL DEVRE TASARIMI Ardışıl devreler ROM (Read Only Memory)
DetaylıMANTIK DEVRELERİ HALL, 2002) (SAYISAL TASARIM, ÇEVİRİ, LITERATUR YAYINCILIK) DIGITAL DESIGN PRICIPLES & PRACTICES (3. EDITION, PRENTICE HALL, 2001)
MANTIK DEVRELERİ DERSİN AMACI: SAYISAL LOJİK DEVRELERE İLİŞKİN KAPSAMLI BİLGİ SUNMAK. DERSİ ALAN ÖĞRENCİLER KOMBİNASYONEL DEVRE, ARDIŞIL DEVRE VE ALGORİTMİK DURUM MAKİNALARI TASARLAYACAK VE ÇÖZÜMLEMESİNİ
DetaylıİSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU : ARDIŞIL DEVRE TASARIMI
İSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU DENEYİN ADI : ARDIŞIL DEVRE TASARIMI RAPORU HAZIRLAYAN : BEYCAN KAHRAMAN GRUP NO : Ç3 Toplam 5( beş
DetaylıEEM122SAYISAL MANTIK SAYICILAR. Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol
EEM122SAYISAL MANTIK BÖLÜM 6: KAYDEDİCİLER VE SAYICILAR Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol KAYDEDİCİLER VE SAYICILAR Flip-flopkullanan devreler fonksiyonlarına göre iki guruba
DetaylıBOOLEAN İŞLEMLERİ Boolean matematiği sayısal sistemlerin analizinde ve anlaşılmasında kullanılan temel sistemdir.
BOOLEAN MATEMATİĞİ İngiliz matematikçi George Bole tarafından 1854 yılında geliştirilen BOOLEAN matematiği sayısal devrelerin tasarımında ve analizinde kullanılması 1938 yılında Claude Shanon tarafından
DetaylıELK2016 SAYISAL TASARIM DERSİ LABORATUVARI DENEY NO: 4 DENEYİN ADI: JK, RS, T VE D TİPİ FLİP-FLOPLARIN İNCELENMESİ
ELK2016 SAYISAL TASARIM DERSİ LABORATUVARI DENEY NO: 4 DENEYİN ADI: JK, RS, T VE D TİPİ FLİP-FLOPLARIN İNCELENMESİ Açıklamalar: Bu deneyde JK, RS, T ve D tipi flip-flop (FF) lar incelenecektir. Deney içerisinde
DetaylıTEMEL BİLGİSAYAR BİLİMLERİ. Programcılık, problem çözme ve algoritma oluşturma
TEMEL BİLGİSAYAR BİLİMLERİ Programcılık, problem çözme ve algoritma oluşturma Programcılık, program çözme ve algoritma Program: Bilgisayara bir işlemi yaptırmak için yazılan komutlar dizisinin bütünü veya
DetaylıDers İçerik Bilgisi. Karmaşık Sistemlerin Tek Bir Transfer Fonksiyonuna İndirgenmesi
Dr. Hakan TERZİOĞLU Ders İçerik Bilgisi Karmaşık Sistemlerin Tek Bir Transfer Fonksiyonuna İndirgenmesi 1. Blok Diyagramları İle (GeçenHafta) 2. İşaret Akış Diyagramları İle (Bu Hafta) Sadeleştirme yoluyla
DetaylıSAYISAL TASARIM. Ege Üniversitesi Ege MYO Mekatronik Programı
SAYISAL TASARIM Ege Üniversitesi Ege MYO Mekatronik Programı BÖLÜM 1 Sayıcılar İkili (Binary) Sayma İkili (Binary) sayma 1 ve 0 ların belirli bir düzen içerisinde sıralanması ile yapılır. Her dört sayıda
DetaylıProje Teslimi: 2013-2014 güz yarıyılı ikinci ders haftasında teslim edilecektir.
ELEKTRONĐK YAZ PROJESĐ-2 (v1.1) Yıldız Teknik Üniversitesi Elektronik ve Haberleşme Mühendisliği Bölümünde okuyan 1. ve 2. sınıf öğrencilerine; mesleği sevdirerek öğretmek amacıyla, isteğe bağlı olarak
Detaylıİzostatik Sistemlerin Hareketli Yüklere Göre Hesabı
İzostatik Sistemlerin Hareketli Yüklere Göre Hesabı Hareketli Yük Çeşitleri: a) I. tip hareketli yük: Sistemin tümünü veya bir bölümünü kaplayan, boyu değişken düzgün yayılı hareketli yüklerdir (insan,
DetaylıHer bir kapının girişine sinyal verilmesi zamanı ile çıkışın alınması zamanı arasında çok kısa da olsa fark bulunmaktadır -> kapı gecikmesi
Kapılardaki gecikme Her bir kapının girişine sinyal verilmesi zamanı ile çıkışın alınması zamanı arasında çok kısa da olsa fark bulunmaktadır -> kapı gecikmesi Kapılardaki gecikme miktarının hesaplanması
DetaylıOTOMATİK KONTROL SİSTEMLERİ İŞARET AKIŞ DİYAGRAMLARI SIGNAL FLOW GRAPH
OTOMATİK KONTROL SİSTEMLERİ İŞARET AKIŞ DİYAGRAMLARI SIGNAL FLOW GRAPH İŞARET AKIŞ DİYAGRAMLARI İşaret akış diyagramları blok diyagramlara bir alternatiftir. Fonksiyonel bloklar, işaretler, toplama noktaları
DetaylıKontrol Sistemlerinin Analizi
Sistemlerin analizi Kontrol Sistemlerinin Analizi Otomatik kontrol mühendisinin görevi sisteme uygun kontrolör tasarlamaktır. Bunun için öncelikle sistemin analiz edilmesi gerekir. Bunun için test sinyalleri
DetaylıDERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi
DERS NOTLARI Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi DERS-3 29.02.2016 Boolean Algebra George Boole (1815-1864) 1854 yılında George Boole tarafından özellikle lojik devrelerde kullanılmak
DetaylıDeney 4: 555 Entegresi Uygulamaları
Deneyin Amacı: Deney 4: 555 Entegresi Uygulamaları 555 entegresi kullanım alanlarının öğrenilmesi. Uygulama yapılarak pratik kazanılması. A.ÖNBİLGİ LM 555 entegresi; osilasyon, zaman gecikmesi ve darbe
DetaylıKONU 4: DOĞRUSAL PROGRAMLAMA MODELİ İÇİN ÇÖZÜM YÖNTEMLERİ I
KONU 4: DOĞRUSAL PROGRAMLAMA MODELİ İÇİN ÇÖZÜM YÖNTEMLERİ I 4.1. Dışbükeylik ve Uç Nokta Bir d.p.p. de model kısıtlarını aynı anda sağlayan X X X karar değişkenleri... n vektörüne çözüm denir. Eğer bu
Detaylı3.2. DP Modellerinin Simpleks Yöntem ile Çözümü Primal Simpleks Yöntem
3.2. DP Modellerinin Simpleks Yöntem ile Çözümü 3.2.1. Primal Simpleks Yöntem Grafik çözüm yönteminde gördüğümüz gibi optimal çözüm noktası, her zaman uygun çözüm alanının bir köşe noktası ya da uç noktası
DetaylıBÖLÜM 10 KAYDEDİCİLER (REGİSTERS) SAYISAL TASARIM. Bu bölümde aşağıdaki konular anlatılacaktır
erin BÖLÜM 10 KYEİCİLER (REGİSTERS) Bu bölümde aşağıdaki konular anlatılacaktır Kaydedicilerin(Registers) bilgi giriş çıkışına göre ve kaydırma yönüne göre sınıflandırılması. Sağa kaydırmalı kaydedici(right
DetaylıT.C. İstanbul Medeniyet Üniversitesi Mühendislik ve Doğa Bilimleri Fakültesi Elektrik-Elektronik Mühendisliği Bölümü
T.C. İstanbul Medeniyet Üniversitesi Mühendislik ve Doğa Bilimleri Fakültesi Elektrik-Elektronik Mühendisliği Bölümü MANTIK DEVRELERİ TASARIMI LABORATUVARI DENEY FÖYLERİ 2018 Deney 1: MANTIK KAPILARI VE
DetaylıDers Adı Kodu Yarıyılı T+U Saati Ulusal Kredisi AKTS
DERS BİLGİLERİ Ders Adı Kodu Yarıyılı T+U Saati Ulusal Kredisi AKTS Sayısal Lojik Tasarımı BIL281 3 5+0 5 6 Ön Koşul Dersleri Yok Dersin Dili Dersin Seviyesi Dersin Türü Türkçe Lisans Zorunlu / Yüz Yüze
DetaylıGenel Graf Üzerinde Mutlak 1-merkez
Genel Graf Üzerinde Mutlak 1-merkez Çözüm yöntemine geçmeden önce bazı tanımlara ihtiyaç vardır. Dikkate alınan G grafındaki düğümleri 1 den n e kadar numaralandırın. Uzunluğu a(i, j)>0 olarak verilen
DetaylıOTOMATİK KONTROL SİSTEMLERİ İŞARET AKIŞ DİYAGRAMLARI SIGNAL FLOW GRAPH
OTOMATİK KONTROL SİSTEMLERİ İŞARET AKIŞ DİYAGRAMLARI SIGNAL FLOW GRAPH İŞARET AKIŞ DİYAGRAMLARI İşaret akış diyagramları blok diyagramlara bir alternatiftir. Fonksiyonel bloklar, işaretler, toplama noktaları
DetaylıNECMETTİN ERBAKAN ÜNİVERSİTESİ MÜHENDİSLİK MİMARLIK FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY FÖYÜ
NECMETTİN ERBAKAN ÜNİVERSİTESİ MÜHENDİSLİK MİMARLIK FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY FÖYÜ DENEY 1 Elektronik devrelerde sık sık karşımıza çıkan
DetaylıDERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi
DERS NOTLARI Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi DERS-5 14.03.2016 Karnaugh Haritaları Çarpımlar toplamı yada toplamlar çarpımı formundaki lojikifadelerin sadeleştirilmesine
DetaylıAlgoritmanın Hazırlanması
Algoritmanın Hazırlanması Algoritma, herhangi bir sorunun çözümü için izlenecek yol anlamına gelmektedir. Çözüm için yapılması gereken işlemler hiçbir alternatif yoruma izin vermeksizin sözel olarak ifade
DetaylıT.C. ERCİYES ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ ELEKTRONİK SİSTEMLER LABORATUVARI 1
T.C. ERCİYES ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ ELEKTRONİK SİSTEMLER LABORATUVARI 1 TEMEL LOJİK ELEMANLAR VE UYGULAMALARI DENEY SORUMLUSU Arş. Gör. Erdem ARSLAN Arş. Gör.
DetaylıFORMEL DİLLER VE SOYUT MAKİNALAR. Hafta 2
FORMEL DİLLER VE SOYUT MAKİNALAR Hafta 2 OTOMATA TEORİSİ Otomata teorisi (özdevinim kuramı ya da otomat teorisi), teorik bilgisayar biliminde soyut makineleri (ya da daha uygun bir deyimle soyut 'matematiksel'
DetaylıKAYNAK KİTAP: 1-DIGITAL DESIGN PRINCIPLES & PRACTICES PRINCIPLES & PRACTICES PRINCIPLES & PRACTICES. PRENTICE HALL. Yazar: JOHN F.
KAYNAK KİTAP: 1-DIGITAL DESIGN PRINCIPLES & PRACTICES PRINCIPLES & PRACTICES PRINCIPLES & PRACTICES. PRENTICE HALL. Yazar: JOHN F. WAKERLY DERSIN TANIMI Dersin Adı: SAYISAL TASARIM-I/BM-205 Dersin Kredisi:
DetaylıÇÖZÜMLER İSABET YAYINLARI. Ders 19. Devre Elemanlarının Sembollerle Gösterimi. Derse Hazırlık. İsabetli Bilgi. Devre Elemanı Görseli Sembolü
ers 19 evre Elemanlarının Sembollerle Gösterimi erse Hazırlık Bir elektrik devresi nasıl kurulur? ünyanın her yerinde elektrik araçlarında neden hep aynı semboller kullanılır? Bir elektrik devresinde herhangi
DetaylıBoole Cebri. (Boolean Algebra)
Boole Cebri (Boolean Algebra) 3 temel işlem bulunmaktadır: Boole Cebri İşlemleri İşlem: VE (AND) VEYA (OR) TÜMLEME (NOT) İfadesi: xy, x y x + y x Doğruluk tablosu: x y xy 0 0 0 x y x+y 0 0 0 x x 0 1 0
DetaylıBİLGİSAYAR MİMARİSİ. << Bus Yapısı >> Özer Çelik Matematik-Bilgisayar Bölümü
BİLGİSAYAR MİMARİSİ > Özer Çelik Matematik-Bilgisayar Bölümü Veri yolu (BUS), anakarttaki tüm aygıtlar arası veri iletişimini sağlayan devrelerdir. Yani bilgisayarın bir bileşeninden diğerine
DetaylıTEKNOLOJİ FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI
TEKNOLOJİ FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI DENEY FÖYÜ 1 EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI DENEY NO : 1 DENEYİN ADI : OSİLATÖR DEVRESİ Giriş
DetaylıARDIŞIL DEVRELER FLIP FLOP (İKİLİ DEVRELER)
AIŞIL EVELE TANIM: ÇIKIŞLAIN BELİLİ Bİ ANAKİ EĞEİ, GİİŞLEİN YANLIZA O ANKİ EGEİNE EĞİL, AYNI ZAMANA GİİŞLEİN ÖNEKİ EĞELEİNİN IAINA A BAĞLI OLAN EVELEE AIŞIL EVELE AI VEİLİ. GEÇMİŞ GİİŞ EĞELEİNİN IAI HAFIZA
DetaylıBİÇİMSEL DİLLER VE OTOMATLAR
BİÇİMSEL DİLLER VE OTOMATLAR Hazırlayanlar: Prof.Dr. Emre HARMANCI Yard.Doç.Dr. Osman Kaan EROL İçindekiler: 1. Sonlu Durumlu Makinalar 1.1. Tanım ve modeller (Mealy ve Moore Modelleri) 1.2. Algoritmik
DetaylıYazılan programın simülasyonu için; (A<B), (A>B) ve (A=B) durumunu sağlayacak 2 şer tane değeri girerek modelsimde oluşan sonuçları çiziniz.
Girilen iki sayının birbiriyle karşılaştırılıp sonucunda büyük, küçük veya eşit sinyallerinin verileceği bir programı VHDL dili ile yazınız. A : karşılaştırılacak 1.sayıdır. 8 bitlik giriştir. B : karşılaştırılacak
Detaylı6. Fiziksel gerçeklemede elde edilen sonuç fonksiyonlara ilişkin lojik devre şeması çizilir.
5. KOMBİNEZONSAL LOJİK DEVRE TASARIMI 5.1. Kombinezonsal Devre Tasarımı 1. Problem sözle tanıtılır, 2. Giriş ve çıkış değişkenlerinin sayısı belirlenir ve adlandırılır, 3. Probleme ilişkin doğruluk tablosu
DetaylıBBM 231 Zamanuyumlu dizisel devreler (synchronous sequential logic)" Hacettepe Üniversitesi Bilgisayar Müh. Bölümü
BBM 23 Zaanuyulu dizisel devreler (synchronous sequential logic)" Hacettepe Üniversitesi Bilgisayar Müh. Bölüü Ders hakkında" Aykut Erde aykut@cs.hacettepe.edu.tr Oda: Tel: 297 75 / 46 Ofis Saati: Carşaba
DetaylıENSTİTÜ/FAKÜLTE/YÜKSEKOKUL ve PROGRAM: MÜHENDİSLİK FAKÜLTESİ-ELEKTRIK-ELEKTRONIK MÜHENDİSLİĞİ BÖLÜMÜ DERS BİLGİLERİ. Adı Kodu Dili Türü Yarıyıl
ENSTİTÜ/FAKÜLTE/YÜKSEKOKUL ve PROGRAM: MÜHENDİSLİK FAKÜLTESİ-ELEKTRIK-ELEKTRONIK MÜHENDİSLİĞİ BÖLÜMÜ DERS BİLGİLERİ Adı Kodu Dili Türü Yarıyıl T+U Saati Kredi AKTS Elektrik-Makinaları II EEM 306 Türkçe
DetaylıYrd.Doç.Dr. Celal Murat KANDEMİR
Bilgisayar Mimarisi Ara Bağlantı Yapıları ve Bus Kavramı Yrd.Doç.Dr. Celal Murat KANDEMİR ESOGÜ Eğitim Fakültesi - BÖTE twitter.com/cmkandemir Ara Bağlantı Yapıları Bir bilgisayar sistemi MİB, bellek ve
DetaylıT.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ
T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ Yrd. Doç. Dr. Mustafa Hikmet Bilgehan UÇAR 1 3. HAFTA Yrd. Doç. Dr. Mustafa Hikmet Bilgehan UÇAR Karnaugh Haritaları Karnaugh
Detaylı