SAYISAL SİSTEMLER LABORATUVARI DENEY FÖYÜ. ITU Elektronik ve Haberleşme Mühendisliği Bölümü

Transkript

1 SAYISAL SİSTEMLER LABORATUVARI DENEY FÖYÜ ITU Elektronk ve Haberleşme Mühendslğ Bölümü 2012

2 Grş Bu derste kapı sevyesndek uygulamalardan başlanarak kombnezonsal ve ardışıl devrelern analz ve sentezler yapılacaktır. Ders, BLG231(E) Sayısal Devreler dersnn konularını blmey gerektrmektedr. Derse deney saatler dışında ön hazırlık, deneye hazırlanma ve rapor çn zaman ayrılması gerekmektedr. Föy ön hazırlık ve raporları çermemektedr. Her hafta deneye dar ön hazırlık ve rapor nternet üzernden lan edlecektr. Her deneyden önce deneyn ön hazırlığı yapılmalı ve deneye hazırlanılmalıdır. Deney süres 2 saattr. Bu sürede deney tamamlamak gerekmektedr. Deneye hazırlanılmış olması, deney zamanında btrmek çn önemldr. Her deneyn raporu br sonrak hafta deneye başlamadan önce rapor kutusuna atılarak teslm edlr. Blgsayar çıktısı kabul edlmeyecektr. Rapora, stenenler dışında örneğn deneyde elde ettğnz sonuçlar gb ek blg konulmamalıdır. Geç teslm edlen raporlar değerlendrmeye alınmayacaktır. Ön hazırlıkta ya da deney raporunda kopya tespt, tüm deney notunun sıfır olmasına sebeptr. Geçerl br mazeret olması halnde sadece br deney çn telaf hakkı tanınacaktır. Deneylere 15 dakkadan geç gelenler deneye katılamaz, deney notu sıfır verlr. Ders, 10 deney (toplam %60) ve 1 fnal sınavı (%40) notu le değerlendrlr. Fnal sınavında uygulama olmayacak, sorular yazılı olarak çözülecektr. Fnal sınavına grş hakkı alablmek çn tüm deneylern yapılmış olması gerekmektedr. Her deney 1/6 ön hazırlık, 4/6 deney performansı, 1/6 rapor üzernden notlandırılır. Deneylerde kısa sınav yapılmaz. Hafta hafta ders planı aşağıdak gbdr: 1. Blglendrme ve grupların kurulması 2. Blglendrme ve grupların kurulması 3. Deney 1 (TTL ve CMOS kapı karakterstkler) 4. Deney 2 (Kombnezonsal devre analz) 5. Deney 3 (Kombnezonsal devre sentez) 6. Deney 4 (MSI kod çözücüler, çoğullayıcılar ve kodlayıcılar le kombnezonsal devre sentez ve analz) 7. Deney 5 (Toplama, çıkarma ve karşılaştırma devrelernn blok yapılar le tasarımı) 8. Deney 6 (Bellek elemanlarının gerçeklenmes ve analz) 9. Deney 7 (Senkron ardışıl devre analz) 10. Deney 8 (Senkron ardışıl devre sentez) 11. Deney 9 (Asenkron ve senkron sayıcılar) 12. Deney 10 (Yazıcılar) 13. Telaf deneyler 14. ders yok Dersn asstanlarının letşm blgler: o Mustafa Kösem, oda: 1115, tel: 6734, kosem@tu.edu.tr o Murat Şmşek, oda: 1115, tel: 6734, smsekmu@tu.edu.tr o Mehmet Tükel, oda: 1111, tel: 6732, tukelme@tu.edu.tr Dersn nternet sayfası dr. Ayrıca Nnova da kullanılacaktır. Dersle lgl daha fazla blg, duyurular ve kaynaklar, nternet sayfasında ya da Nnova da bulunacaktır. Ders kaynakları: o BLG231(E) - Sayısal Devreler ders notları. o M. Morrs Mano, Dgtal Desgn, Prentce Hall, İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 0.1

3 Deney1 TTL ve CMOS Kapı Karakterstkler 1. Genel Açıklamalar Genel olarak Boolean değerlernn gösterm çn gerlm değerler kullanılır ve k Boolean durumunu (lojk 0 ve 1) göstermek çn k farklı gerlme htyaç duyulur. Eğer lojk 1 değern temsl etmek çn kullanılan gerlm değer, lojk 0 değern temsl eden gerlm değernden daha büyükse, bu gösterme poztf lojk gösterm denlr. Aksne, eğer lojk 1 değern temsl etmek çn kullanılan gerlm değer, lojk 0 değern temsl eden gerlm değernden daha küçükse, bu gösterme negatf lojk gösterm denlr. Bu föyde tüm deneyler boyunca poztf lojk gösterm kullanılacaktır. Lojk kapılar, {dyotlar ve drençlern}, {tranzstorler ve drençlern}, veya {dyotlar, tranzstorler ve drençlern} br anahtar elemanı fonksyonunu gerçekleyecek şeklde tasarlanması le elde edlr Lojk Kapıların Dyotlar le Gerçeklenmes İlk olarak p-n dyotunu ele alalım. Dyot üzerndek gerlm yaklaşık olarak 0.7V a ulaştığında, akım, dyot üzernden ler yönde (dyot sembolünde verlen yönde) akar. Bu durumda dyotun ler yönde letme geçtğ (kutuplandığı) belrtlr. Akım değer artmaya başladıkça, dyot üzerndek gerlm fazla artmaz ve genel olarak sabt kaldığı varsayılır. 0.7V tan düşük veya negatf gerlm uygulandığında, sızıntı akımları hmal edlrse, dyot üzernden akım akmaz. Negatf gerlm uygulandığında se dyotun ger yönde kutuplandığı belrtlr. Üç grşl AND kapısının dyotlar le tasarımı, Şekl 1a da verlmştr. Ek grşler, ek dyotların eklenmes le sağlanablr. Şekl 1 de verlen dyotların, 0.7V ta ler yönde letme geçtğ, lojk 0 çn gerlm değernn 0V ve lojk 1 çn gerlm değernn 5V olduğu kabul edlmştr. Tüm grşler 0V a sahp olduklarında, tüm dyotlar ler yönde letme geçer ve akım, 5V luk kaynaktan R drenc, dyotlar ve grş noktaları üzernden akar. Eğer dyotlar eş se, akım, dyotlar üzerne eşt olarak bölünür. Bu yüzden çıkış gerlm, 0.7V le grş gerlm (0V) arasındak gerlm farkı, yan 0.7V olur. Bu gerlm, çıkış 0 sevyes olarak alınır. Eğer grşlerden brnn gerlm 5V (lojk 1 değern temslen) yapılırsa, lgl dyot ters yönde kutuplanacaktır fakat dğer dyotlar hala ler yönde letmde oldukları çn akım, bu dyotlar üzernden akmaya devam edecektr ve çıkış, lojk 0 sevyesnde kalacaktır. Bütün grşlere 5V uygulandığında se, bütün dyotlar açık devre olacaktır ve çıkış gerlm, 5V olacaktır. Burada şuna dkkat etmek gerekr; çıkışın lojk 0 sevyesn temsl eden çıkış gerlm, grş gerlmnden 0.7V daha büyüktür ve çıkışın lojk 1 sevyesn temsl eden çıkış gerlm, grş gerlm (5V) le aynı değere sahptr. Eğer benzer yapılı br kapı le bu kapı kaskad (ardı ardına) bağlanırsa, knc kapı çıkışının 0 sevyesnn gerlm maksmum 1.4V, eğer br üçüncü kapı bağlanırsa, üçüncü kapı çıkışının 0 sevyesnn gerlm maksmum 2.1V olacaktır. Her kaskad kapı bağlanışı sırasında lojk 0 sevyes lojk 1 sevyesne yaklaştığı çn dyotlar le tasarlanan brçok AND kapısı kaskad bağlanamaz. Şekl 1b de üç grşl dyotlu OR kapısı verlmştr. Yne ek grşler, ek dyotların eklenmes le sağlanablr. Bütün grşlere 0V uygulandığında, çıkış gerlm, bütün dyotlar açık devre olduğu çn 0V olacaktır. Eğer grşlerden herhang brne 5V uygulanırsa, lgl dyot letme geçer ve çıkış gerlm, grş İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.1

4 Deney1 TTL ve CMOS Kapı Karakterstkler gerlmnn 0.7V eksğne yan 4.3V a sahp olur ve bu gerlm, lojk 1 sevyes olarak alınır. Dyotlu AND kapısı çn verlen aynı nedenlerden dolayı dyotlar le tasarlanan brçok OR kapısı kaskad bağlanamaz. Şekl 1: a) Üç grşl AND kapısı, b) Üç grşl OR kapısı Lojk Kapıların İk Kutuplu Transstorlar le Gerçeklenmes Temel Boolean şlemlernden br olan NOT şlem, dyot ve drenç elemanları le gerçeklenemez. NOT şlem çn aktf elemanların (transstor) kullanılması gerekr. Lojk kapıların tasarımında transstorlar, genellkle tam letm ya da tam kesm durumlarında çalıştırılır. Tam letm durumu doyma, tam kesm durumu se kesm olarak adlandırılır. İlk olarak k kutuplu transstoru ele alalım. Bu transstorun üç adet bağlantısı, emtör (emtter), baz (base) ve kollektör (collector), ve bu bağlantılar le lşkl üç adet akımı, I E, I B ve I C vardır. Emetör akımının akış yönü, transstorun tpne göre transstor üzernde verlen sembol yönündedr. n-p-n transstorlarda emtör akımı, emtörden dışarı doğru, baz ve kollektör akımı se çer doğru akar. Br p-n-p transstorda se durum, n-p-n transstordaknn tersdr. Emtör akımının değer, baz ve kollektör akımlarının toplamı, I E = I B + I C, le belrlenr. Br k kutuplu transstorda baz-emtör ve baz-kollektör jonksyonları dyotlardan oluşur ve baz-emetör gerlm yaklaşık olarak 0.6V ve 0.7V arasında ken kolektör akımı; I h I (1) C FE İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.2 B lşks le belrlenr. Burada h FE, DC akım kazancıdır. Bu değer genellkle 100'den büyüktür ve bu yüzden baz akımı, kollektör akımından oldukça küçüktür ve emtör akımı, yaklaşık olarak kollektör akımına eşttr. Baz akımı 0A olduğu müddetçe, sızıntı akımları da hmal edlrse, kollektör ve emetör akımları da 0A olacaktır. Bu durumda transstorun kesmde olduğu ve transstorun emtör ve kollektör bağlantıları arasının açık olduğu br anahtar gb davrandığı belrtlr. Şekl 2a da besleme kaynağı le kollektör arasındak kutuplama drenc R C üzernden akım akmadığı çn bu drenç üzernde br gerlm oluşmayacaktır. Bu yüzden kollektördek gerlm, besleme gerlmne (5V) eşt olacaktır. Kesm durumu genellkle baz ve emtör arasına 0V un uygulanması le sağlanır ama 0.6V un altında br gerlm uygulamak da yeterldr. Baz-emtör gerlm 0.6V u aştığında se baz akımı artacak ve (1) e göre kollektör akımı da artacaktır. Bu durumda, kutuplama drenc üzerndek gerlm artar ve kollektör

5 Deney1 TTL ve CMOS Kapı Karakterstkler gerlm düşmeye başlar. Kollektör ve emtör arasında doyma gerlm V CEsat, olarak adlandırılır ve yaklaşık olarak 0.2V olan br mnmum gerlm değerne sahp olduğu çn kollektör gerlm, 0.2V un altına düşemez. Baz akımı artmaya devam ettkçe kollektör ve baz akımı arasındak lşk, yan (1) korunamayacaktır ve kollektör gerlm ve akımı yaklaşık olarak sabt kalacaktır. Bu durumda, transstorun doyuma ulaştığı belrtlr. Şekl 2b de doyma durumunda kollektör akımı, besleme gerlm, 5V, ve kutuplama drenc R C le şeklnde tanımlanır. I ( 5 V ) R (2) C CEsat C Şekl 2: İk kutuplu transstorun br anahtar elemanı olarak davranışı. Şekl 3 te br NOT kapısını gerçekleyen transstor devres verlmştr. Eğer grş gerlm 0V (veya 0.6V tan düşük) se baz ve kollektör akımı oluşmayacaktır ve kollektör gerlm 5V olacaktır. Grş gerlm, 0.7V tan yeternce büyük olduğu müddetçe transstor doyuma ulaşacaktır ve çıkış gerlm 0.2V a, (V CEsat ) düşecektr. Bu yüzden devre, çıkışın lojk 0 sevyes 0.2V ve lojk 1 sevyes 5V olan br NOT kapısı gb davranacaktır. Şekl 3: NOT kapısı. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.3

6 Deney1 TTL ve CMOS Kapı Karakterstkler 1.3. Dyot-Tranzstor-Lojk (DTL) Kapılar Bölüm 1.1 de verlen dyotlu AND kapısı ve Bölüm 1.2 de verlen transstorlu NOT kapısı le dyottransstorlu br DTL NAND kapısı yapısı, Şekl 4 te verlmştr. Şekl 4: DTL NAND kapısı Tranzstor-Tranzstor-Lojk (TTL) Kapılar İlk standart TTL, 1963 yılında sunulmuştur ve bugünkü brçok lojk devre elemanına temel oluşturmuştur. Br DTL kapı, br TTL kapıya grş dyotlarının yerne bu dyotlar le aynı şlev gerçekleştren çoklu-emtör transstorun kullanılması le dönüştürüleblr. Br çoklu-emtör transstor, brden fazla emtör bölges olan br transstordur ve her br emtör-baz jonksyonu, dyotlu AND devresndek br dyot olarak şlev görür. Çoklu-emtör transstor kullanılarak tasarlanan br TTL NAND kapısı, Şekl 5 te verlmştr. Şekl 5: TTL NAND kapısı. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.4

7 Deney1 TTL ve CMOS Kapı Karakterstkler Bunun yanında transstorlar le gerçeklenen k grşl NAND ve NOR kapıları Şekl 6 da verlmştr. Şekl 6: a) TTL NAND kapısı, b) TTL NOR kapısı Schottky TTL (TTL-S) TTL kapılarda transstorlar, ya kesmde ya da doymada çalışarak br anahtarlama devres oluştururlar. Br transstor doymaya ulaştığı zaman transstorun bazına, kollektör akımını sağlamak çn yeterl olan akımdan daha fazla akım grer ve transstorun doymadan çıkması çn atılması gereken aşırı yük brkmne neden olur. Bu aşırı yükü atmak nanosanyeler mertebesnde zaman alır ve devrenn çalışma hızı, transstorun doymaya grmeyecek şeklde düzenlenmes le arttırılır. Bu yüzden transstorun baz le kollektörü arasına Schottky adı verlen br dyot yerleştrlr. TTL devreler üzernde gerçeklenen bu değşklk, lk olarak 1969 yılında yapılmıştır. Düşük güç tüketmne sahp Schottky TTL (TTL-LS) se 1971 yılında sunulmuştur. Bunun üzerne gelştrlmş düşük güç tüketmne sahp TTL-ALS yapıları sunulmuştur. TTL ales çnde propagasyon geckme süres le güç tüketm arasındak bu karşılaştırma, Tablo 1 de verlmştr. Tablo 1: Farklı TTL serlernn performans karşılaştırılması Lojk serler Propagasyon geckme süres (ns) Güç tüketm (mw) Hız-güç çarpımı (pj) TTL TTL-S TTL-LS 9, TTL-AS 1, TTL-ALS Emetör Kuplajlı Lojk (ECL) ECL tasarımda elemanların yüksek şlem hızına sahp olablmeler çn transstorların doyuma grmeler, uygun eleman değerlernn seçm le önlenr. Br ECL devresndek transstorlar, kesm veya İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.5

8 Deney1 TTL ve CMOS Kapı Karakterstkler letm durumunda çalışırlar. Besleme gerlmler 0V ve 5.2V tur ve lojk sevyeler TTL de verlenler le aynı değldr Metal-Okst-Yarıletken (MOS) Kapılar TTL ve ECL kapılarında kullanılan k kutuplu transstorlar yerne metal-okst-yarıletken alan etkl transstorların (MOSFET) kullanılması le br alternatf kapı ales ortaya çıkmıştır. Br MOSFET, n-kanal (nmos) veya p-kanal (pmos) olarak gerçekleneblr ve bu k tür, kanal oluşturmalı (enhancement) ve ayarlamalı (depleton) modlarda çalıştırılablr. Br MOS tranzstorün üç adet bağlantısı, kaynak (source), geçt (gate) ve savak (dran), vardır. Kanal oluşturmalı modda çalışan br n-kanal MOSFET ele alalım. Bu tranzstor genel olarak savak bağlantısına, kaynak bağlantısına göre poztf br gerlmn uygulanması le çalıştırılır. Geçt-kaynak gerlm, V GS, 0V olduğunda kaynak le savak arasından akım akmaz (Şekl 7a) ve V GS gerlm arttırıldığında kaynak le savak arasında letmn olduğu br noktaya ulaşılır (Şekl 7b). İletmn başladığı bu gerlm, eşk gerlm (V T ) olarak adlandırılır. Geçt-kaynak arasındak gerlm, eşk gerlmn aşmaya başladığında I DS akımının değer artar. Böylece bu eleman, letm ve açık devre konumları le br lojk eleman olarak davranır. V T gerlm yaklaşık 1V tur. Kanal ayarlamalı çalışan br n-kanal MOSFET te se V T gerlm negatftr. V GS gerlm 0V olduğunda, kaynak le savak arasında letm başlar. Geçt-kaynak gerlm, negatf eşk gerlmnden düşük olduğu zaman se letm durur. Böylece br k-durumlu eleman elde edlr. pmosfet ler, nmosfet lere benzer şeklde çalışır fakat bütün gerlmlern polartes değştrlr. pmosfet n br anahtar elemanı olarak davranışı, nmosfet te verlenn ters şeklndedr. Şekl 7: Kanal oluşturmalı n-kanal MOSFET n br anahtar elemanı olarak davranışı. pmos, nmos un gerçeklenmes sırasında karşılaşılan zorluklardan dolayı daha önce ortaya çıkmıştır. nmos elemanlar, pmos elemanlardan yaklaşık olarak 2-3 kat daha hızlı şlem yapablmektedrler. Şekl 8 de, kanal oluşturmalı modda çalışan nmosfet ler le tasarlanan NOT, NAND ve NOR kapıları verlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.6

9 Deney1 TTL ve CMOS Kapı Karakterstkler Şekl 8: a) MOS NOT kapısı, b) MOS NAND kapısı, c) MOS NOR kapısı Tümlemel Metal-Okst-Yarıletken (CMOS) Kapılar Tümlemel MOS (CMOS) yapının temel taşlarını, n-kanal ve p-kanal MOSFET transstorlar oluşturur ve lojk kapılar, bu yapılar kullanılarak gerçekleneblr. CMOS teknolojsnde temel fkr, besleme ve toprak şaretlernn hçbr zaman brleşmemesdr. 74C00, dört adet k grşl AND kapısı çeren TTL 7400 tümdevresnn CMOS karşılığıdır. Brçok uygulamada, TTL n CMOS versyonlarının kullanılmasının sebeb, bu tümdevrelern TTL e nazaran daha az güç tüketmesdr. Fakat bu tümdevreler, TTL e nazaran daha yavaş çalışır Temel Kapı Karakterstkler Sayısal tümdevrelern temel karakterstkler, tümdevrelere at olan grş/çıkış-düşük/yüksek sevye gerlm ve akım değerlernn yanı sıra gürültü marjları, propagasyon geckme süreler, güç tüketmler, grş ve çıkış yelpaze sayısı olarak blnr. Gürültü marjı (NM), gürültünün kapı tarafından tolere edlebleceğ en büyük genlk değerdr. Lojk kapılarda gürültü, kapının grşndek stenmeyen akım ve gerlm değşklkler olarak tanımlanır. Gürültünün değer çok büyük olursa, stenmeyen çıkışlara neden olablr. Bununla beraber, sayısal sstem grşndek gürültü gerlm sevyes, gürültü marjından düşük sevyede se bu gürültü, analog sstemlerde olduğu gb brkerek çıkışa aktarılmaz. Şekl 9 da gürültü marjının grafksel gösterm verlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.7

10 Deney1 TTL ve CMOS Kapı Karakterstkler Şekl 9: Gürültü marjının grafksel gösterm. Şekl 9 da, V IL : Kapının düşük (LOW) olarak algılayableceğ en yüksek grş gerlm sevyes, V IH : Kapının yüksek (HIGH) olarak algılayableceğ en düşük grş gerlm sevyes, V OL : Kapının düşük (LOW) olarak verebleceğ en büyük gerlm sevyes, V OH : Kapının yüksek (HIGH) olarak verebleceğ en düşük gerlm sevyes olarak tanımlanır. Gürültü marjı, yüksek sevye çn, NM H = V OH V IH, düşük sevye çn, NM L = V IL V OL, olarak tanımlanır. Br lojk kapının stenen çıkışı vermes çn kapının grşndek gürültü gerlmnn değer, Şekl 9 da gösterlen gr renkl bölgelerdek gürültü marj değerlerne eşt veya küçük olmalıdır. Syah renkl bölge se kapı çıkışının kararsız hale geldğ grş gerlm değer aralığını göstermektedr. Gürültünün genlğ, bu gürültü marjları dışına çıktığında kapı, stenmeyen çıkışlar vereblr veya kararsız hale geleblr. Sayısal devrelerde kapılar, brbrne kaskad olarak bağlandığı çn düşük sevyel grş gerlm, V OL değernden daha yüksek ve yüksek sevyel grş gerlm, V OH değernden daha düşük olamaz. Ayrıca, kapının normal şartlar altında yan grşler besleme ya da toprak gerlmler le sürüldüğünde çıkışının lojk 1 olması sağlandığında, çıkışının gerlm sevyes V H, lojk 0 olması sağlandığında çıkışının gerlm sevyes V L olarak adlandırılır. V H, V OH den daha yüksek, V L de V OL den daha düşük sevyededr. Br kapı çıkışı zorladıkça gerlm sevyeler V H ve V L den marj değerler olan V OH ve V OL ye doğru kayar. Kapı grşlern süren br öncek kapının zorlanması, aktarılan şaret üzernde gürültü bulunması ya da şaretn zayıflaması durumunda, kapı grşlernde V H ve V L den farklı gerlm sevyeler gözleneblr. Öncek paragrafta da belrtldğ gb, kapının şlevn yerne getreblmes çn grşndek gerlm değerler lojk 1 se V besleme le V IH aralığında, lojk 0 se V IL le V toprak aralığında kalmalıdır. Propagasyon geckme süres, t P, br elemanın grşndek sevye değşm le elemanın çıkışında oluşacak sevye değşm (yüksek sevyeden alçak sevyeye, H-L, alçak sevyeden yüksek sevyeye, L-H) çn geçen süredr. t PHL, grş gerlmnn V IH ye veya V IL ye göre %50 değştğ andan tbaren çıkış gerlmnn V OH den V OL ye %50 değşene kadar geçen süredr. t PLH de benzer şeklde çıkışın V OL den İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.8

11 Deney1 TTL ve CMOS Kapı Karakterstkler V OH ye geçş çn tanımlanır. t PLH ve t PHL genellkle brbrne eşt değldr ve kapının ortalama geckme süres; ort t PLH t 2 şeklnde belrlenr. Propagasyon geckme süres, kapının çalışableceğ en büyük frekans değer le doğrudan lgldr. Genellkle sayısal devrenn çalışma frekansı, toplam en kötü geckme süres le belrlenr. Yükselme süres (t r ); grş gerlmnn V IL değernn %10 fazlasından, V IL nn %90 fazlasına kadar artımı sırasında geçen süredr. Düşme süres (t ) f se V IH değernn %10 eksğnden, V IH nn %90 eksğne kadar azalması sırasında geçen süre olarak tanımlanır. Propagasyon geckme, yükselme ve düşme sürelernn genlk-zaman dyagramı, Şekl 10 da verlmştr. PHL (3) Şekl 10: Propagasyon geckme süreler, yükselme ve düşme süreler Güç tüketm, kapı elemanın çalışması sırasında harcadığı güç olarak tanımlanır ve P ds = V CC. I CC fadesyle hesaplanır. I CC değer, düşük ve yüksek sevyelerde harcanan akımların aynı olmamasından dolayı bu k değern ortalaması, I CC = (I CCH + I CCL )/2, olarak fade edlr. Tüm elektronk elemanlarda olduğu gb lojk kapılarda da br mktar enerj ısıya dönüşür. Bu ısı, tümdevrede fzksel hataların oluşmasına ve tümdevrenn yıpranmasına neden olur. Bu yüzden tümdevre tasarımlarında, genellkle güç tüketm daha az olan ve aynı zamanda genş ölçekl tasarımları destekleyen CMOS teknolojs kullanılır. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.9

12 Deney1 TTL ve CMOS Kapı Karakterstkler Br kapının grş yelpazes, kapının destekleyebleceğ grş sayısı olarak tanımlanır. Kullanılan tümdevrede herbr kapı çn kaç grş mevcutsa, grş yelpazes odur. Çıkış yelpazes se, kapının normal çalışma sınırları dışına çıkmadan bu kapının çıkışına bağlanablecek maksmum kapı sayısıdır. Düşük sevye (lojk 0) çıkışa sahp br kapının çıkış yelpazes, yüksek sevye (lojk 1) çıkışa sahp aynı kapının çıkış yelpazesne, her br sevyedek maksmum çıkış akım değerler ve grş akım değerler farklı olduğu çn eşt değldr. Buna göre her br sevyedek çıkış yelpaze sayısı, Lojk 1 çıkışına sahp kapının çıkış yelpazes: I OH(max) /I IH(max), Lojk 0 çıkışına sahp kapının çıkış yelpazes: I OL(max) /I IL(max) olarak ve kapının çıkış yelpazes mn(i OH(max) /I IH(max), I OL(max) /I IL(max) ) olarak belrlenr. Sayısal tümdevreler, üretlrken uygulanan teknolojlere göre şu şeklde sınıflandırılırlar: ECL : Emetör-kuplajlı lojk TTL : Tranzstor-tranzstor lojk I 2 L : Entegre enjeksyonlu lojk MOS : Metal-okstl yarı letken CMOS : Tümlemel metal-okstl yarıletken TTL, genş çaplı br sayısal fonksyonlar lstesne sahptr. ECL, yüksek hızlı şlemler, MOS ve I 2 L, yüksek bleşen yoğunluğu, CMOS se düşük güç tüketm gerektren sstemlerde kullanılmaktadır. TTL ve CMOS lojk alesne mensup tümdevrelern kendlerne has özellkler şu şeklde verleblr: TTL-teknolojs (74xx) : Lojk devrelerde en sık kullanılan teknolojdr ve k temel unsur le karakterze edleblr. Kapı başına geckme süres, yaklaşık olarak 20ns ve güç tüketm 15mA/lojk kapı. TTL-teknolojs (54xx) : Temel olarak TTL tümdevreler le aynı özellklere sahptr, fakat asker amaçlara yönelk üretlrler. TTL-L (74Lxx) : Daha az güç harcarken, daha düşük hıza sahptrler. TTL-S (Schottky : 74Sxx) : TTL-LS tümdevreler kadar hızlı olmasına rağmen fazla güç tüketrler. TTL-LS (Low Schottky : 74LSxx) : TTL tümdevrelerden daha az güç tüketrken, TTL tümdevreler le aynı şlem süresne sahptr. TTL-AS (Advanced Schottky : 74ASxx) : Yüksek frekanslarda çalışablmelerne rağmen TTL tümdevrelerden daha fazla güç harcarlar. TTL-ALS (Advanced LS : 74ALSxx) : LS tümdevrelerden daha hızlı ve daha yüksek çıkış akımına sahptr. TTL-H (Hgh speed : 74Hxx) : Yüksek frekanslarda çalışablmelernn yanı sıra gürültü marjları yüksektr. TTL-F (Fast I/O : 74F) : Yüksek hızlara sahptr ve bunun çn çok fazla güç harcar. TTL-OC : Bu sayısal tümdevreler, TTL le benzer özellklere sahptr fakat TTL le karşılaştırıldığında daha fazla propagasyon geckme süresne sahptr. CMOS (4xxx & 74Cxx) : Bu teknolojnn en öneml avantajı, düşük güç tüketmne sahp olmasıdır. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.10

13 Deney1 TTL ve CMOS Kapı Karakterstkler CMOS-AC (74ACxx) : Yüksek hızlı ve TTL uyumludur. CMOS-HC (74HCxx) : Yüksek hızlara sahptr. CMOS-H (Hgh speed : 74HCTxx) : Düşük güç tüketm sağlarken daha yüksek frekanslarda çalışma olanağı sağlar. Tablo 2 de bazı lojk alelern brbrleryle çıkış yelpaze sayısı, güç tüketm, gürültü marjı, propagasyon geckme süres ve çalışma frekansı açılarından karşılaştırması verlmştr. Tablo 2: Bazı lojk alelernn brbrleryle karşılaştırılması (VG: Çok y, G: İy, P: Zayıf) Çıkış Güç Tüketm Gürültü Propagasyon Çalışma Ale Lojk Kapı Yelpazes (mw/kapı) Marjı Geckmes (ns/kapı) Frekansı(MHz) TTL NAND VG TTL-H NAND VG 6 50 TTL-L NAND 20 1 VG 33 3 TTL-LS NAND 20 2 VG 9,5 45 TTL-S NAND VG TTL-AS NAND VG 1,5 175 TTL-ALS NAND 20 1 VG 4 50 ECL 10K OR-NOR P 2 >60 ECL100K OR-NOR?? P MOS NAND G C NOR/NAND /1 VG HC NOR/NAND /0.6 VG HCT NOR/NAND /0.6 VG AC NOR/NAND /0.75 VG 5, ACT NOR/NAND /0.75 VG 4, Deney Sırasında Yapılacaklar 2.1. TTL NOR Kapısının Statk (Boşta Çalışma) Karakterstğnn Bulunması Boşta çalışma karakterstğ, kapı çıkışı yüksüz ken V o =f(v ) bağıntısıdır. Şekl 11 de verlen devrey deney setne kurarak boşta çalışma karakterstğn, uygun değerler alarak br tablo halnde elde ednz. Şekl 11: Boşta çalışma karakterstğnn çıkartılması çn kurulacak devre. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.11

14 Deney1 TTL ve CMOS Kapı Karakterstkler 2.2. CMOS NOR Kapısının Statk (Boşta Çalışma) Karakterstğnn Bulunması Bölüm 2.1 de TTL NOR kapısı çn yapılanları, CMOS NOR kapısı çn tekrar ednz TTL Kapılarının Dnamk Karakterstğnn Bulunması Br lojk kapının geckmesnn Şekl 10 da gösterldğ gb, t PLH ve t PHL olmak üzere k bleşen vardır. Br kapının toplam geckmes, tek sayıda NOR kapısının oluşturduğu oslatör devresnn (rng oslatörü) ürettğ şaretn peryodunun ölçülmesyle bulunablr. Deneyde se yne tek sayıda NOR kapısının Şekl 12 dek gb geckme zncr oluşturacak şeklde bağlanması le geckme süreler tespt edlecektr. Şekl 12 dek devrey deney setne kurarak hem darbe üretec çıkışını hem de geckme zncrnn çıkışını osloskopla zleynz ve darbe üretec çıkışının yükselen ve düşen kenarlarda ne kadar gecktğn tespt ednz. Buradan br NOR kapısı çn olan t PLH ve t PHL değerlern belrleynz. Şekl 12: Geckme zncr. Geckmenn gözlenemeyecek kadar küçük olması halnde kurduğunuz devrey rng oslatör yapısına dönüştürüp oslasyon peryodundan, br NOR kapısı çn ortalama geckme süresn belrleynz CMOS Kapıların Dnamk Karakterstklernn Bulunması Bölüm 2.3 te TTL NOR kapısı çn yapılanları, CMOS NOR kapısı çn tekrar ednz. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.12

15 Deney1 TTL ve CMOS Kapı Karakterstkler 2.5. TTL Kapıları Üzernde Harcanan Gücün Ölçümü TTL NOR kapısı üzernde harcanan gücü, Şekl 13 tek devrede tüm grşlere 1Hz le 1MHz arasında çeştl frekanslarda TTL şaret uygulanmış ken ölçerek, P ds =g(f) bağıntısına lşkn güç ve frekans değerlern tablo halnde elde ednz (V CC = 5V, P ds = V CC. I CC ). I CC akımı, ampermetre yardımıyla ya da gerlm kaynağı le tümdevre arasına konulan R = 100Ω luk drenç üzerndek gerlm düşümü le hesaplanacaktır. Şekl 13: TTL kapıları üzernde harcanan gücün bulunması çn kurulacak devre 2.6. CMOS Kapıları Üzerndek Harcanan Gücün Ölçümü Bölüm 2.5 te TTL NOR kapısı çn yapılanları, CMOS NOR kapısı çn tekrar ednz. 3. Malzeme Lstes Malzeme Adet TTL NOR tümdevres CMOS NOR tümdevres ohm drenç 1 İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 1.13

16 Deney2 Kombnezonsal Devre Analz 1. Genel Açıklamalar Grş değşkenler x = x1, x2,, xn ve çıkış değşken z olan br Boolean fonksyonu; eğer z çıkışının değer, x değerlernn sadece o ank değerlerne bağlı ve z nn öncek değerlernden tamamen bağımsız se br kombnezonsal fonksyondur. Br kombnezonsal fonksyonun devre elemanları kullanılarak gerçeklenmes sonucu elde edlen devreye, kombnezonsal devre denlr. Kombnezonsal devrelern grafları, yönlü ve çevre çermeyen graflardır (DAG) ve gerbesleme bağlantıları çermez. Bu yüzden kombnezonsal devrelere çevrmsz devreler de denlr. Kombnezonsal devrelern analz, devre tarafından gerçeklenen fonksyonun belrlenmesn çerr. Sayısal devre çnde kullanılan farklı elamanların Boolean fadeler le devre çndek her br bağlantının Boolean fadeler belrleneblr. Sayısal devreler, sayısal elemanların brleşmesnden meydana geldğ çn devrenn çıkış fonksyonu, Boolean cebr kullanılarak elde edlen fadelern yardımı le Boolean fadeler cnsnden belrleneblr. Bunun yanında k değerl Boolean cebr, B2={0,1}, sayısal devrelern tanımlanmasında kullanılır. Devre çndek her br bağlantı, 0 ve 1 değerlernden brn alablecek değşken olarak gösterlr ve devrenn fonksyonu, devre grşlernn bütün olası kombnasyonlarına karşılık devre çıkışının aldığı değerlern oluşturduğu doğruluk tablosu le belrleneblr. Böylece devre fonksyonunun belrlenmes, Boolean fadeler veya doğruluk tablosu formunda olablr. Br sayısal devre, devrenn kend fonksyonunu gerçekleyp gerçeklemedğnn belrlendğ test aşamasında analz edlr. Devrede br hata olduğu belrlendkten sonra hata yernn bulunması ve hata düzeltm aşamalarına geçlr. Bunun yanında, verlen k adet devrenn aynı fonksyonu gerçekleştrp gerçekleştrmedğnn belrlenmesnde devre analz yöntemler kullanılır. 2. Deney Sırasında Yapılacaklar 2.1. Adım 1 Şekl 1 de verlen devrenn her br kapısına lşkn Boolean fadelern, devrenn grş değşkenler cnsnden bulunuz. Bu şekldek devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp, devredek her br kapının çıkışını LED lere (Lght Emttng Dode) bağlayınız ve Tablo 1 de verlen doğruluk tablosunu doldurunuz. Şekl 1: Analz yapılacak kombnezonsal devre. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 2.1

17 Deney2 Kombnezonsal Devre Analz Tablo 1: Şekl 1 de verlen devrenn doğruluk tablosu. x3 x2 x1 x0 G1 G2 G3 G4 G5 G6 G7 G Adım 2 Şekl 2 dek devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp, devre çıkışlarını LED lere bağlayınız ve Tablo 2 de verlen doğruluk tablosunu doldurunuz. Elde edlen doğruluk tablosunun yardımıyla devrenzn fonksyonunu belrleynz. Şekl 2: Fonksyonu belrlenecek kombnezonsal devre. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 2.2

18 Deney2 Kombnezonsal Devre Analz Tablo 2: Şekl 2 de verlen devrenn doğruluk tablosu. x1 x2 y1 y2 f0 f1 f Malzeme Lstes Malzeme Adet 7400 NAND tümdevres NOR tümdevres AND tümdevres OR tümdevres EXOR tümdevres 1 İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 2.3

19 Deney3 Kombnezonsal Devre Sentez 1. Genel Açıklamalar Br kombnezonsal devrenn tasarımında lk olarak sözle tanım le fade edlen devre fonksyonu çn devrenn x 1, x 2,..., x n grşler le z çıkışına karşılık düşen doğruluk tablosu oluşturulur. Doğruluk tablosunda x 1, x 2,..., x n değşkenlernn bütün 2 n adet grş kombnasyonlarının oluşturduğu küme, n- küp veya n-boyutlu uzay olarak anılır. n-boyutlu uzay çnde brer nokta olan 2 n adet grş kombnasyonunun her br çn z çıkışının değer, 1 (1-noktası), 0 (0-noktası) veya belrlenmemş (keyf noktası) olur. Br grş kombnasyonu çn çıkışın belrlenmemş olması, bu grş kombnasyonunun asla uygulanmayacağını ve 0 ya da 1 olableceğn gösterr. Eğer br devrenn çıkışı, 1-noktasına karşılık gelen bütün grşler çn 1 ve 0-noktasına karşılık gelen bütün grşler çn 0 se bu devre, çıkışına at olan fonksyonu gerçekler denlr. Kombnezonsal devre senteznde amaç, verlen br devre fonksyonunun gerçeklenmesdr. Kombnezonsal lojk devre sentez yöntemler genel olarak k grupta toplanablr. Brnc yöntem, elde edlen doğruluk tablosu yardımıyla Qune-McCluskey veya Karnaugh yöntemlernn uygulanmasıyla mnmal fonksyonu bulmaktır. Mnmal fonksyonun bulunmasında kullanılacak yöntemn hangs olacağına fonksyon çnde bulunan bağımsız değşken sayısının belrlenmes sonucu karar verlr. Değşken sayısı, 4-5 e kadar olan fonksyonlarda Karnaugh yöntemnn uygulanması daha çabuk sonuca ulaştıracağı çn terch edlr. Mnmal fonksyona karşı düşen devre, k sevyel (çarpımlar toplamı ya da toplamlar çarpımı) gerçekleştrlebleceğ gb belrl br geckme süres göz önüne alınarak k sevyel devreden daha az devre karmaşıklığına sahp olacak şeklde çok sevyel olarak da gerçekleneblr. Çıkış sayısı brden fazla olan devrelerde aynı zamanda devre çıkışlarına at olan fonksyonlar k sevyel olarak brlkte ndrgenerek devrenn, PLA devre karmaşıklığının azaltılması amaçlanır. Kombnezonsal devrelerde karmaşıklık, kapı sayısı artı grş sayısı olarak tanımlanır. Ancak, tüm kapıların grş sayıları aynı se devre karmaşıklığı sadece kapı sayısı le de belrleneblr. Br kombnezonsal devrenn sevyes se, devrenn her br grşnden her br çıkışına uzanan yollarda bulunan maksmum kapı elemanı sayısıdır. Kombnezonsal lojk devre senteznde knc yöntem se sözle tanımdan br algortma çıkararak, bu algortmaya karşı düşen devrey gerçeklemektr. Bu yöntem, genellkle değşken sayısı ve/veya keyf çıkışları fazla olan fonksyonların gerçekleştrlmesnde oldukça elverşldr. Örnek olarak, karşılaştırıcı ve kodlayıcı devreler bu yöntemle gerçekleneblr. Bu k kombnezonsal devre sentez yöntem karşılaştırıldığında, lk yöntem çn değşken sayısı arttığında doğruluk tablosunun üstel bçmde büyüdüğü görülmektedr. İknc yöntemde se böyle br sorunla karşılaşılmaz ama sözle tanımdan her zaman br algortma çıkarablmek de mümkün olmamaktadır. Teork olarak, kapı elemanları le devre tasarımı gerçeklenrken kullanılacak kapı ve kapı grş sayısının mnmalleştrlmes esas alınır. Ancak, uygulamada tümdevreler kullanıldığı çn mnmallk kavramı, tümdevre sayısı le lşkl olmaktadır. Mnmal tümdevre sayısını sağlamak çn var olan farklı yöntemlerden br, aynı tür kapı kullanımı çn kullanılan ortak kapı dönüşümlerdr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 3.1

20 Deney3 Kombnezonsal Devre Sentez Sözle Tanım 1 : BCD sayıları, (84-2-1) koduna dönüştüren kombnezonsal devrenn tasarlanması stenmektedr. BCD den (84-2-1) e kod dönüştürücü devres, dört adet bağımsız grş, x 3 x 2 x 1 x 0, (x 3 : En anlamlı bt - Most Sgnfcant Bt: MSB) ve dört adet çıkıştan, , (8 : MSB) oluşmaktadır. Bu devrenn grş değşkenler, on tabanındak sayıların kl kodlanmış halnde ken, çıkışları bu sayıların (84-2-1) kodundak karşılığıdır. Br grş kombnasyonunun (84-2-1) kod karşılığı, çıkışlarından her br 0 veya 1 değerne sahp olan ve bu değerler le çıkışa at kodun katsayıları ( ) le çarpılıp toplandığında elde edlen sonuç, bu grş kombnasyonunun on tabanındak karşılığı olan değerler kombnasyonudur. On tabanındak sayılar (0-9) harcnde gerye kalan altı grş kombnasyonu çn çıkışlar, keyf değerlern alır. Tablo 1 de bu kod dönüştürücünün doğruluk tablosu verlmştr. Tablo 1 : BCD (84-2-1) kod dönüştürücü doğruluk tablosu. x 3 x 2 x 1 x 0 f 8 f 4 f -2 f Keyf Elde edlen doğruluk tablosundak her br çıkış çn elde edlen Boolean fonksyonları; f 8 : x 0 x 2 + x 1 x 2 + x 1 x 3 f 4 : x 0 x 2 + x 1 x 2 + x 0 x 1 x 2 f -2 : x 0 x 1 + x 0 x 1 (1) f -1 : x 0 şeklndedr. Bu çıkış fonksyonlarının k sevyel çarpımlar toplamı şeklnde AND, OR ve NOT kapıları kullanılarak gerçeklenmes stendğnde 7 adet k grşl AND kapısı, 1 adet üç grşl AND kapısı, 2 adet üç grşl OR kapısı, 1 adet k grşl OR kapısı ve 3 adet NOT kapısı le toplam 6 adet tümdevre gerekmektedr. Bu fonksyonların ortak bleşenlernn bulunmasına ve aynı tür kapıların kullanılmasına dkkat ederek 3 adet tümdevre le 4 sevyel olarak tasarlanan devre, Şekl 1 de verlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 3.2

21 Deney3 Kombnezonsal Devre Sentez Şekl 1: BCD den e kod dönüştürücü devres Sözle Tanım 2 : Sekz grşl, x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0, ve üç çıkışlı, Z 2 Z 1 Z 0, olan br nds kodlayıcı devres tasarlanmak stenmektedr. İnds, devre grşlernde yer alan değşkenlerden brnn grş lojk 1 değerne ve dğerlernn lojk 0 değerne sahp olması le belrlenr ve devrenn çıkış değerler (Z 2 : MSB), bu grşn sahp olduğu nds değernn kl kodlanmış haldr. Öncelk kodlayıcısının doğruluk tablosu, Tablo 2 de verlmştr. Tablo 2: İnds kodlayıcı doğruluk tablosu x 7 x 6 x 5 x 4 x 3 x 2 x 1 x 0 Z 2 Z 1 Z Dğer grş kombnasyonları Keyf İnds kodlayıcı devresnn tasarımı çn 8 değşkenl 3 adet ndrgenmş fonksyonu Qune-McCluskey veya Karnaugh yöntem le bulmak yerne her br çıkış fonksyon değernn 1 olması çn hang grş değşkenlernn 1 olması gerektğ belrlenerek gerçeklenen devre, Şekl 2 de verlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 3.3

22 Deney3 Kombnezonsal Devre Sentez Şekl 2: İnds kodlayıcı devres. Br Boolean fonksyonu SSI kapı elemanları (Small Scale Integrated crcuts) le gerçeklenebldğ gb aynı zamanda MSI (Medum Scale Integrated crcuts), LSI (Large Scale Integrated crcuts) ve VLSI (Very Large Scale Integrated crcuts) alesnden PLD (Programmable Logc Devces) ve PLD lern br uzantısı olan FPGA (Feld Programmable Gate Arrays) ve PLC (Programmable Logc Crcuts) gb elemanlar le de gerçekleneblr. SSI, MSI, LSI ve VLSI tümdevreler sırasıyla 1-10, , ve arasında kapı elemanı çeren tümdevrelerdr. 2. Deney Sırasında Yapılacaklar 2.1. Adım 1 Şekl 1 de verlen devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp devrenn çıkışlarını LED lere bağlayınız. Doğruluk tablosunda verlen grş kombnasyonlarını uygulayarak devrenzn stenlen fonksyonu gerçekleştrp gerçekleştrmedğn saptayıp keyf grş kombnasyonlarına karşılık gelen çıkışların değerlern belrleynz Adım 2 Şekl 2 de verlen devrey deney setne kurunuz. Kullanılan bütün tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp devrenn çıkışlarını LED lere bağlayınız. Doğruluk tablosunda yer alan grş kombnasyonlarını uygulayarak devrenzn stenlen fonksyonu gerçekleştrp gerçekleştrmedğn saptayınız. 3. Malzeme Lstes Malzeme Adet 7408 AND tümdevres OR tümdevres EXOR tümdevres 1 İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 3.4

23 Deney4 MSI Kod Çözücüler, Çoğullayıcılar ve Kodlayıcılar le Kombnezonsal Devre Sentez ve Analz 1. Genel Açıklamalar Kod çözücüler (decoder), genellkle n grşl 2n çıkışlı MSI tümdevrelerdr. Yne de, kl kodlanmış on tabanındak sayılar (Bnary Coded Decmal (BCD) : 0-9) çn 4 grşl 10 çıkışlı, 4x10, kod çözücüler de mevcuttur. Kod çözücü grşlernn her br değer kombnasyonu çn bu kombnasyonun on tabanındak karşılığı olan çıkış, aktf olurken dğer çıkışlar aktf değldr. Buna göre, aktf-0 ve aktf-1 çıkışlı olarak k tür kod çözücü vardır. Aktf-0 çıkışlı br kod çözücü tümdevresnde, uygulanablecek her br grş kombnasyonuna karşılık lşkl çıkış lojk 0 değerne sahp ken, dğer çıkışlar lojk 1 değerne sahp olur. (Benzer şeklde aktf-1 çıkışlı kod çözücü tümdevresnde lşkl çıkış lojk 1 değern alırken, dğer çıkışlar lojk 0 değern alır.) Böylece, her br çıkış, kod çözücünün grş kombnasyonuna lşkn makstermn (veya mntermn) oluşturur. Bundan dolayı, kod çözücü tümdevreler le herhang br Boolean fonksyonu gerçekleneblr. Belrl grş ve çıkış sayısına sahp olan kod çözücü tümdevreler le grş ve çıkış sayıları arttırılmış kod çözücü yapıları elde edleblr. Çoğullayıcılar (multplexer), seçlen br grştek very, ver hattına aktarırlar. Çoğullama şlem, çok sayıda blgnn daha az sayıda kanal veya hat üzernden letmdr. Böylece, brden fazla ver, stenen sırada tek br ver hattından letleblr. Bundan dolayı, çoğullayıcılar ver toplayıcı olarak da adlandırılır. Ver hattının dğer tarafında ver dağıtıcı (demultplexer) kullanılarak brden fazla ver tek br hat üzernden zamanda çoğullama yapılarak letleblr. Çoğullayıcılar, n adet kontrol grş ve 2n adet ver grş olmak üzere toplam n+2n adet grşe sahptr. Çoğullayıcılarda ver aktarımı, n adet kontrol grşnn yardımıyla 2n adet grştek vernn çıkışa aktarılması le sağlanır. Çıkışa aktarılacak olan vernn bulunduğu grş, nds kontrol grş kombnasyonunun on tabanındak karşılığı olan grştr. Böylece, 2nx1 lk br çoğullayıcı kullanılarak n değşkenl br Boolean fonksyonu, fonksyonun aldığı değerler ver grşlerne, değşkenler se kontrol grşlerne bağlanarak her br grş kombnasyonu çn lgl kombnasyona at lojk değern çıkışa aktarılması le gerçekleneblr. Belrl grş sayısına sahp olan çoğullayıcı tümdevreler le grş sayıları arttırılmış çoğullayıcı yapıları elde edleblr. Kodlayıcılar (encoder), 2n adet grşe, n adet çıkışa sahptr. Bu açıdan kod çözücünün yapısına göre ters br yapıya sahptr. Grşlernden yalnızca br tanes aktf (Aktf-0 grşl kodlayıcı çn sadece br tane grş lojk 0 ve dğer grşler lojk 1 değern alır. Aktf-1 grşl kodlayıcı çn sadece br grş lojk 1 değern alırken, dğer grşler lojk 0 değern alır.) olduğunda, kodlayıcının çıkışı, aktf grşn ndsnn k tabanındak karşılığıdır. Örneğn aktf-1 8x3 kodlayıcısına x7x6x5x4x3x2x1x0 : grş uygulandığında, çıkış değer olarak (3) 10 = (011) 2 kl kodu elde edlr. Brden fazla aktf grş varsa, çıkış tanımsızdır. Öncelk kodlayıcılar, grşlernden brden fazlasının aktf olmasına zn verrken çıkışlarında öncelkl olan aktf grşe at olan değer üretrler ve dğer aktf grşler önemsemezler. Öncelk sıralaması, genellkle en büyük grş ndsnden en küçük grş ndsne doğrudur. Öncelkl kodlayıcılar, genellkle mkroşlemcl sstemlerde kesme (nterrupt) kontrolü çn kullanılırlar. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 4.1

24 Deney4 MSI Kod Çözücüler, Çoğullayıcılar ve Kodlayıcılar le Kombnezonsal Devre Sentez ve Analz 2. Deney Sırasında Yapılacaklar 2.1. Adım 1 Tablo 1 de doğruluk tablosu verlen f 1 ve f 2 fonksyonlarının kod çözücü ve AND kapıları le tasarlanması stenmektedr. Buna göre tasarlanan devre, Şekl 1 de verlmştr. Tablo 1 : Kod çözücü ve çoğullayıcılar le gerçeklenecek f 1 ve f 2 fonksyonlarının doğruluk tablosu. x 2 x 1 x 0 f 1 f Şekl 1 dek devrey deney setne kurunuz. Bütün tümleşk elemanlara besleme ve toprak bağlantısını yapınız. Kod çözücünün kontrol grşlerne uygun lojk değerler bağlayınız. Bunun çn kod çözücünün katalog blgsnden yararlanınız. Devre grşlern lojk anahtarlardan alıp çıkışlarını LED lerden gözleyerek doğruluk tablosunu sağlayıp sağlamadığını gösternz. Şekl 1: Tablo 1 de verlen f 1 ve f 2 fonksyonlarının kod çözücüsü le tasarımı. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 4.2

25 Deney4 MSI Kod Çözücüler, Çoğullayıcılar ve Kodlayıcılar le Kombnezonsal Devre Sentez ve Analz 2.2. Adım 2 Tablo 1 de doğruluk tablosu verlen f 1 ve f 2 fonksyonlarının çoğullayıcılar le tasarlanması stenmektedr. Buna göre tasarlanan devre, Şekl 2 de verlmştr. Şekl 2 de verlen devrey deney setne kurunuz. Bütün tümleşk elemanlara besleme ve toprak bağlantısını yapınız. Çoğullayıcının kontrol Şekl 2: Tablo 1 de verlen f 1 ve f 2 fonksyonlarının çoğullayıcısı le tasarımı. grşlerne uygun lojk değerler bağlayınız. Bunun çn çoğullayıcının katalog blgsnden yararlanınız. Devrenn grşlern lojk anahtarlardan alıp, çıkışlarını LED lerden gözleyerek doğruluk tablosunu sağlayıp sağlamadığını belrleynz Adım 3 Şekl 3 te aktf-0 çıkışlı kod çözücü ve aktf-0 grşl ve çıkışlı öncelkl kodlayıcı tümdevrelern çeren devrenn analz edlmes stenmektedr. Bunun çn Şekl 3 tek devrey deney setne kurunuz. Bütün tümleşk Şekl 3: Fonksyonu belrlenecek devre. elemanların besleme ve toprak bağlantılarını yapınız. Devre grşlern lojk anahtarlardan alıp, çıkışlarını LED lere bağlayınız. Tablo 2 de verlen doğruluk tablosunu doldurarak devrenn fonksyonunu belrleynz. Tablo 2: Şekl 3 te verlen devrenn doğruluk tablosu. x 2 x 1 x 0 f 1 f 2 f İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 4.3

26 Deney4 MSI Kod Çözücüler, Çoğullayıcılar ve Kodlayıcılar le Kombnezonsal Devre Sentez ve Analz 3. Malzeme Lstes Malzeme Adet 7404 NOT tümdevres AND tümdevres kod çözücü tümdevre öncelkl kodlayıcı tümdevre çoğullayıcı tümdevre 1 İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 4.4

27 Deney5 Toplama, Çıkarma ve Karşılaştırma Devrelernn Blok Yapılar le Tasarımı 1. Genel Açıklamalar Bazı çok değşkenl fonksyonların doğal yapılarından dolayı, bu fonksyonların blok yapılar (teratve networks) kullanılarak gerçeklenmes daha uygun olur. Buna göre, eş bloklar brbrler le uyumlu br bçmde bağlanarak stenlen grş ve çıkış sayısında devreler oluşturulablr. Bu devreler, bu tür fonksyonların dğer yöntemlerle gerçeklenmesne oranla büyük kolaylık sağlar. Blndğ gb grş sayısı arttıkça fonksyonun alacağı değer-nokta sayısı da üstel olarak artmaktadır. Blok yapılarda se, sadece brm modül tasarımı yapılır ve bu modüller brbrlerne bağlanarak genş ölçekl devreler tasarlanablr. Bağlantıların ve yapıların bastlğ nedenyle bu blok yapılar, özellkle VLSI devrelerde kullanılmaktadır. Örnek olarak toplama, çıkarma, çarpma, karşılaştırma ve benzer devreler, blok yapılar kullanılarak tasarlanır. Br toplama devresnn en bast blok yapısı, yarı toplayıcı devresdr. Yarı toplayıcı devresnn k adet grş, A ve B, ve k adet çıkışı, E ve T, vardır. A ve B toplanacak k bt gösterrken T çıkışı, toplamı, E çıkışı se bu toplam sonucunda oluşan eldey gösterr. Şekl 1 de yarı toplayıcı devresnn doğruluk tablosu ve kapı elemanları le tasarımı verlmştr. Şekl 1: Yarı toplayıcı doğruluk tablosu ve devres. Br btten daha fazla bt çeren sayıların toplama şlemnde, btlern toplamında ortaya çıkan elde btlern göz önüne almak gerekr. Yarı toplayıcılar kullanılarak tasarlanan tam toplayıcı devres ve doğruluk tablosu, Şekl 2 de verlmştr. Tam toplayıcılar, 3 grşl 2 çıkışlı bloklardır. Yarı toplayıcılardan farklı olarak elde grşnn de blok yapısına katılmasıyla artmetk toplama şlemn gerçekleyecek modüller elde edlmektedr. Elde çıkışlarının düşük anlamlı btlerden yüksek anlamlı btlere Şekl 3 tek gb aktarılmasıyla n-btlk paralel toplayıcı elde edlr. n-btlk paralel toplama devresnde, toplam sonucunun oluşması çn n. tam toplayıcı bloğu, n-1 adet tam toplayıcı bloğunun oluşturduğu elde btn bekledğnden dolayı yavaş çalışır. İstenmeyen bu durumu engellemek çn paralel toplama devreler, öngörülü elde üretec (look ahead carry) toplama devreler le tasarlanır. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 5.1

28 Deney5 Toplama, Çıkarma ve Karşılaştırma Devrelernn Blok Yapılar le Tasarımı Şekl 2: Tam toplayıcı doğruluk tablosu ve devres. Şekl 3: n-btlk paralel toplayıcı yapısı. Toplama devreler le tabana veya tabanın 1 eksğne tümleme yöntemler kullanılarak çıkarma şlem gerçekleneblr. Sayısal sstemlerde genellkle taban olarak 2 kullanıldığından kye veya bre tümleme kullanılarak çıkarma şlem gerçekleştrlr. İkye tümleme, 2 tabanında, basamak sayısı n olan br B sayısının B 2 = 2 n B şeklndek fadesdr. İk sayı brbrnden çıkarılacağı zaman çıkarılan sayının kye tümleyen le ekslen sayı toplanır. Böylece, T = A + B 2 toplamı, A + 2 n B = 2 n +(A B) fadesne eşt olur. Buna göre, ) A B se T = 1XXX...X bçmnde n+1 haneldr ve 1 atıldığında (2 n fades toplamdan çıkarılıyor) A-B elde edlr. ) A<B se T = 2 n + (A B) = 2 n (B A) toplamı n haneldr (sonuç negatftr), bu durumda toplam, (B A) sayısının 2 tabanına tümlenmş olur. Br sayının 2 ye tümlemesnn 2 ye tümlemes, bu sayının kendsne eşt olacağından dolayı T toplamının 2 tabanına tümlemesn (T 2 ) alarak (B A) sayısı elde edlmş olur. (A B) farkı se elde edlen sayının negatfdr. Benzer şeklde bre tümleme le çıkarma şlem gerçekleneblr. Şekl 4 te 4-btlk paralel toplayıcı tümdevres, 74283, kullanılarak topla ve çıkar kontrol grşler le toplama ve kye tümleme le çıkarma şlemn gerçekleyen devre verlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 5.2

29 Deney5 Toplama, Çıkarma ve Karşılaştırma Devrelernn Blok Yapılar le Tasarımı Şekl 4: tümdevres le tasarlanan toplama/çıkarma devres. İk sayının brbrne göre büyük, küçük veya eşt olduğunu gösteren devrelere karşılaştırma devreler denr. Karşılaştırma şlem en yüksek anlamlı btten veya en düşük anlamlı btten başlanarak tekrarlamalı olarak yapılablr. Şekl 5 te verldğ gb br btlk karşılaştırıcı brm modüllernn brbrlerne kaskad bağlanması le n-btlk karşılaştırıcı devres gerçekleneblr. Şekl 5: En anlamlı btten başlanarak n-btlk k sayının karşılaştırılması çn kullanılan tekrarlamalı yapı Karşılaştırma şlem n. karşılaştırma brm modülüne (A>B) = 0, (A=B) = 1 ve (A<B) = 0 ın uygulanması le başlar. Karşılaştırma devresnn brm modülü, k temel yapıdan oluşur. Brnc temel yapı, k grşne, A ve B, gelen btler karşılaştırarak a : A > B b : A < B ve c : A = B çıkışlarını üreten yapıdır. İknc temel yapı se A ve B sayılarının (n-1). btten (+1). bte kadar olan btlern karşılaştırılması sonucunda elde edlen f +1, g +1, h +1 grşler ve brnc temel yapıdan gelen a, b, c grşler le br sonrak brm modüle A ve B sayılarının (n-1). btten. bte kadar olan btlern karşılaştırma sonucunu, f, g, h, veren yapıdır. Şekl 6 da karşılaştırma brm modülünün yapıları gösterlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 5.3

30 Deney5 Toplama, Çıkarma ve Karşılaştırma Devrelernn Blok Yapılar le Tasarımı Şekl 6: Karşılaştırma devres brm modülünün bloklarla gösterlm. a Brnc temel yapıda a, b ve c çıkışlarına lşkn fadeler şu şekldedr : 1 eger A B 0 aks halde b 1 eger A B 0 aks halde c 1 eger 0 aks A B halde Eğer Eğer Eğer A > B se A < B se A = B se A =1, A =0, A =0, B =0 dır. Yan a = B =1 dr. Yan b = B =0 dır veya A =1, A. B olur. A. B olur. B =1 dr. = 0, 1, 2,..., (n-1) = 0, 1, 2,..., (n-1) Yan c = A. B + A. B = A B = b a olur. = 0, 1, 2,..., (n-1) İknc yapıda f, g ve h çıkışlarına lşkn fadeler se şu şekldedr : f, (n-1). btten. bte kadar olan btlern gösterdğ sayılardan n 1 A... A > Bn 1 B n 2... B se 1, A n 2 g, (n-1). btten. bte kadar olan btlern gösterdğ sayılardan n 1 A... A = Bn 1 B n 2... B se 1, A n 2 h, (n-1). btten. bte kadar olan btlern gösterdğ sayılardan n 1 değern almaktadır. A... A < Bn 1 B n 2... B se 1 A n 2 f = 1 olması çn f +1 = 1 veya g +1 = 1 ve a = 1 olması gerekr. g = 1 olması çn g +1 = 1 ve c = 1 olması gerekr. g = g +1.c h = 1 olması çn h +1 = 1 veya g +1 = 1 ve b = 1 olması gerekr. f = f +1 + g +1.a h = h +1 + g +1.b olur. Yukarıda verlen fadeler le karşılaştırma devresnn brm modülünün kapı elemanları kullanılarak tasarımı, Şekl 7 de verlmştr. Ayrıca dört btlk karşılaştırma devres olarak 7485 tümdevres bulunmaktadır. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 5.4

31 Deney5 Toplama, Çıkarma ve Karşılaştırma Devrelernn Blok Yapılar le Tasarımı Şekl 7: Karşılaştırma devres brm modülünün lojk kapılarla gerçeklenmes. 2. Deney Sırasında Yapılacaklar 2.1. Adım 1 Deney önces hazırladığınız 2-btlk paralel toplayıcı devrenz deney setne kurunuz. Devrenzde bulunan bütün tümdevrelern besleme ve toprak bağlantısını yapınız. Devrenzn grşlern lojk anahtarlardan alıp çıkışlarını LED lere bağlayarak devrenzn stenlen şlev gerçekleştrp gerçekleştrmedğn saptayınız Adım 2 Şekl 4 te verlen devrey deney setne kurunuz. Devrede bulunan bütün tümdevrelern besleme ve toprak bağlantısını yapınız. Devrenn grşlern lojk anahtarlardan alıp çıkışlarını LED lere bağlayarak Tablo 1 doldurunuz. Tablo 1: Toplama ve çıkarma devres sonuç tablosu. T/Ç A B A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 C 4 S 3 S 2 S 1 S İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 5.5

32 Deney5 Toplama, Çıkarma ve Karşılaştırma Devrelernn Blok Yapılar le Tasarımı 2.3. Adım tümdevresn deney setne yerleştrnz. Tümdevrenn grşlern lojk anahtarlardan alıp gerekl tüm bağlantıları yaptıktan sonra çıkışları LED lere bağlayınız ve Tablo 2 y doldurunuz. Tablo 2: Karşılaştırma devres sonuç tablosu. A B A 3 A 2 A 1 A 0 B 3 B 2 B 1 B 0 A=B A>B A<B Malzeme Lstes Malzeme Adet 7408 AND tümdevres OR tümdevres bt karşılaştırıcı tümdevre EXOR tümdevres bt paralel toplayıcı tümdevre 1 İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 5.6

33 Deney6 Bellek Elemanlarının Gerçeklenmes ve Analz 1. Genel Açıklamalar Eğer br devrenn çıkışı, sadece grşlern o ank değerlerne bağlı olmayıp, aynı zamanda çıkışların geçmş değerlerne bağlı se, bu devre, ardışıl devre olarak adlandırılır. Böylece ardışıl devreler geçmş değerler hakkında blglere sahp olur. En temel ardışıl devre elemanı, bellek (flp-flop) elemanıdır. Bellek elemanı, daha kompleks ardışıl devrelerde kl saklama elemanı olarak kullanılır. Bellek elemanları, bellek elemanının tpne göre k veya daha fazla grşe ve k adet çıkışa, Q ve Q, sahptr. Bellek elemanı şlem yaparken Q çıkışı, her zaman Q değernn tümleyenne sahp olur. Yen grş değerler uygulanana kadar çıkış, 0 veya 1 durumunda kalır. Yen grş değerler uygulandığında se bellek elemanının çıkışı, 0 da ken 1 e (flp) veya 1 de ken 0 a (flop) geçer veya değşmez (durumunu korur). Temel olarak dört adet bellek elemanı, RS, D, T ve JK, vardır. Bellek elemanları, saat grş olarak uygulanan grşlerne göre asenkron, darbe tetklemel, kenar (düşen veya yükselen) tetklemel ve ana-uydu bellek elemanları olarak brbrnden ayrılırlar Asenkron RS bellek elemanı RS bellek elemanının k temel grş, R (reset) ve S (set), vardır. R grş, Q çıkışını 0 ve S grş, Q çıkışını 1 yapmak çn kullanılır. Şekl 1 de asenkron RS bellek elemanının doğruluk tablosu ve sembolü verlmektedr. Şekl 1: a) Asenkron RS bellek elemanının doğruluk tablosu, b) Sembolü. Doğruluk tablosunda Q +, br sonrak anda çıkış değer ken, Q, o andak çıkış değerdr. Bu gösterm şekl, bütün deneyler boyunca sürecektr. Asenkron RS bellek elemanının NAND ve NOR kapıları le tasarımı sırasıyla Şekl 2a ve Şekl 2b de verlmştr. Şekl 2: a) NAND kapıları le asenkron RS bellek elemanı, b) NOR kapıları le asenkron RS bellek elemanı. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 6.1

34 Deney6 Bellek Elemanlarının Gerçeklenmes ve Analz Asenkron RS bellek elemanı, dğer bellek elemanlarının tasarımında br temel hücre oluşturur ve br bellek elemanının tasarımı çn asenkron RS bellek elemanı ve eklenmes gereken kapı elemanları kullanılır Darbe tetklemel RS bellek elemanı RS bellek elemanları, br saat grş olmadan asenkron olabldkler gb br saat grş le çıkış değşmlernn senkronze edlmes le senkron olablr. Her k durumda da doğruluk tablosu aynıdır ve senkron RS bellek elemanında, bellek elemanını aktf eden saatn geçş oluşmadıkça bellek elemanı, çıkış değern korur. Darbe tetklemel RS bellek elemanın doğruluk tablosu, NAND kapıları le tasarımı ve sembolü Şekl 3 te verlmştr. Şekl 3: a) Darbe tetklemel RS bellek elemanının doğruluk tablosu, b) NAND kapıları le tasarımı, c) Sembolü Darbe Tetklemel D bellek elemanı D bellek elemanı her zaman senkrondur ve br btn saklanmasında veya geckmelern oluşturulmasında kullanılır. Bu bellek elemanının saat grşne ek olarak br adet grş, D (data veya delay), vardır. D grşne uygulanan br değer, saat şaretnn aktf hale gelmes le Q çıkışına aktarılır. D bellek elemanının doğruluk tablosu, RS bellek elemanı kullanılarak tasarımı ve sembolü Şekl 4 te verlmştr. Şekl 4: a) Darbe tetklemel D bellek elemanının doğruluk tablosu, b) NAND ve NOT kapıları le tasarımı, c) Sembolü. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 6.2

35 Deney6 Bellek Elemanlarının Gerçeklenmes ve Analz 1.4. Darbe tetklemel T bellek elemanı T bellek elemanının saat şaretne ek olarak br adet grş, T, vardır. Saat şaretnn aktf olması le T grş 0 olduğunda çıkış şaret korunurken, 1 olduğunda se çıkış şaret, br öncek çıkışın tümleyen değern (toggle) alır. Şekl 5 te, T bellek elemanının doğruluk tablosu, RS bellek elemanı kullanılarak elde edlen tasarımı ve sembolü verlmştr. Şekl 5: a) Darbe tetklemel T bellek elemanının doğruluk tablosu, b) AND ve NOR kapıları le tasarımı, c) Sembolü Darbe tetklemel JK bellek elemanı JK bellek elemanı her zaman senkrondur. Saat şaretne ek olarak bellek elemanının k adet grş, J ve K, vardır. Bu grşler brbrnden bağımsız olarak aktf hale getrldğnde RS bellek elemanının S ve R grşlerne benzer şeklde çalışır. RS bellek elemanının belrlenmemş durumunda, S=R=1 ken, se J=K=1 olduğunda bellek elemanı çıkışı, br öncek çıkışın tümleyenn (toggle) verr. JK bellek elemanının doğruluk tablosu, RS bellek elemanı kullanılarak elde edlen tasarımı ve sembolü Şekl 6 da verlmştr. Şekl 6: a) Darbe tetklemel J-K bellek elemanının doğruluk tablosu, b) AND ve NOR kapıları le tasarımı, c) Sembolü. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 6.3

36 Deney6 Bellek Elemanlarının Gerçeklenmes ve Analz Darbe tetklemel bellek elemanlarının, br bellek elemanı olarak kullanımında getrdğ kısıtlamalar ve problemler vardır. Örnek olarak, saat şaret 1 olduğu zaman grş şaret (bu şaret br lojk gürültü olablr) bellek elemanı çıkışına aktarılır. Aynı zamanda JK bellek elemanında J=K=CLK=1 olduğu zaman darbe tetklemel bellek elemanı oslasyona grer. Darbe tetklemel bellek elemanlarının bu problemlerne çözüm üretmek çn bellek elemanları farklı yöntemler zlenerek tasarlanır Kenar tetklemel bellek elemanı Br kenar tetklemel bellek elemanı saat şaretnn 0 dan 1 e (yükselen) veya 1 den 0 a (düşen) geçşlernde aktf hale gelr. Kenar tetkleme mekanzması, saat şaret le saat şaretne göre daha dar br darbey üreten yapıdır. Bu dar darbe, bellek elemanının çalışması çn yeterl olur. Burada darbe süresnn, çıkış şaretnn üretlmes ve ger besleme olarak grşlere gönderlme süresnden daha düşük olmasına dkkat edlmes gerekr. Şekl 7, br NOT kapısı üzernde üretlen geckme le gerçeklenen bast br kenar tetklemel bellek elemanı tasarımını ve sembolünü göstermektedr. Kenar tetklemel bellek elemanlarının kullanılmasının neden, saat şaretnn düşen veya yükselen kenarında tetkleme oluştuğunda, bellek elemanının, saat şaretnn br dğer tetkleme kenarına kadar grşlernde meydana gelen değşmlere kapalı olması ve saat şaretnn tetklenmes le çıkışın güncellenmesdr. Şekl 7: a) Yükselen kenar tetklemel J-K bellek elemanı, b) Sembolü Ana-uydu bellek elemanı Darbe tetklemel bellek elemanlarının problemlerne br çözüm, k adet darbe tetklemel bellek elemanının brleştrlmesn çeren br ana-uydu bellek eleman yapısı kullanmaktır. Şekl 8 de ana-uydu D bellek elemanı ve sembolü verlmştr. Şekl 8: a) Ana-uydu D bellek elemanı, b) Sembolü. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 6.4

37 Deney6 Bellek Elemanlarının Gerçeklenmes ve Analz Darbe tetklemel k adet D bellek elemanı br NOT kapısı le brleştrlmştr. Böylece ana D bellek elemanı, saat darbesnn lojk 1 sevyesnde tetklenrken uydu D bellek elemanı, saat darbesnn lojk 0 sevyesnde tetklenr. Böylelkle ana-uydu D bellek elemanı, saat grş 1 ken D grşndek değşmlerden etklenmez. Uydu D bellek elemanının grşne blg CLK=1 olduğu zaman gelr fakat CLK=0 olana kadar grşndek blg çıkışa aktarılmaz. Yne de CLK=1 ken, yan ana D bellek elemanının saat grş aktf ken, ana bellek elemanının çıkışı, grşne açıktır. Bellek elemanının doğru çalıştığından emn olmak çn gereken D grşndek şaretn, CLK=0 şaretnden hemen önce, sırasında ve hemen sonra kend lojk sevyesnde kararlı olmasını sağlamak gerekr. Böylelkle darbe tetklemel bellek eleman çıkışlarının saat şaret aktf olduğunda grşlerne açık olması engellenr. Bu tasarımın br eksğ, çıkışın br saat darbes geç oluşmasıdır. Bellek elemanlarının aynı zamanda asenkron preset ve clear grşler de vardır ve böylelkle bellek elemanlarının çıkışları bu grşler yardımıyla sırasıyla lojk 1 ve 0 a ayarlanablr. Tek br bt saklayan n adet bellek elemanının brleştrlmes le n btlk saklayıcılar (latch) oluşturulablr ve sırasıyla dört ve sekz adet D bellek elemanı ve kontrol grşler le sırasıyla 4 ve 8 btlk saklayıcı tümdevrelerdr. Saklayıcıların yanı sıra n adet D bellek elemanından oluşan yazıcılar (regster) vardır , dört btlk br yazıcı tümdevresdr. Saklayıcılar le yazıcıları brbrnden ayıran en öneml fark, saklayıcıların darbe tetklemel, yazıcıların se kenar tetklemel olmasıdır. 2. Deney Sırasında Yapılacaklar 2.1. Adım 1 Şekl 2a da verlen devrey deney setne kurunuz. Kullanılan tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp devrenn çıkışlarını LED lere bağlayınız. Bu devrenn, doğruluk tablosunu sağlayıp sağlamadığını belrleynz. Aynı şlemler Şekl 3 ve Şekl 4 çn de tekrarlayınız Adım 2 Şekl 6 da verlen devrey deney setne kurunuz. Kullanılan tümdevrelern besleme ve toprak bağlantılarını yapınız. Devrenn grşlern lojk anahtarlardan alıp devrenn çıkışlarını LED lere bağlayınız. Bu devrenn, doğruluk tablosunu sağlayıp sağlamadığını belrleynz. Aynı şlemler Şekl 5 te verlen devreler çn de tekrarlayınız Adım 3 İk adet yükselen kenar tetklemel D bellek elemanı çeren 7474 tümdevresn deney setne yerleştrnz. Tümdevrenn besleme ve toprak bağlantılarını yapınız. Tek br bellek elemanı çn devrenn Preset, Clear, D grşlern lojk anahtarlardan alıp Clock grşn debounce pushbutton dan alınız. Bellek elemanının çıkışlarını ve Clock grşn LED lere bağlayıp Tablo 1 doldurunuz. Aynı şlemler k adet düşen kenar tetklemel JK bellek elemanı çeren 7476 tümdevres çn tekrar edp Tablo 2 y doldurunuz. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 6.5

38 Deney6 Bellek Elemanlarının Gerçeklenmes ve Analz Tablo 1: Yükselen kenar tetklemel D bellek elemanı doğruluk tablosu. Tablo 2: Düşen kenar tetklemel JK bellek elemanı doğruluk tablosu. 3. Malzeme Lstes Malzeme Adet 7400 NAND tümdevres NOR tümdevres NOT tümdevres AND tümdevres D bellek tümdevres JK bellek tümdevres 1 İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 6.6

39 Deney7 Senkron Ardışıl Devre Analz 1. Genel Açıklamalar Kombnezonsal devrelern çıkışları, sadece o andak grş değerlerne bağlı ken ardışıl devrelern çıkışları, o andak grş değerlerne ve durumlara bağlıdır. Dolayısıyla, ardışıl devreler (makne), kombnezonsal devrelerden farklı olarak geçmş durumları saklayan bellek elemanları çerrler. Çıkış türlerne göre Mealy ve Moore olmak üzere k tp ardışıl devre vardır. Mealy tp ardışıl devrede çıkışlar, o andak grşlere ve durumlara bağlıdır. Moore tp ardışıl devrede se çıkışlar yalnızca o andak durumlara bağlıdır. Bu durum sırasıyla Şekl 1 de gösterlmştr. Şekl 1: a) Mealy tp ardışıl devre model, b) Moore tp ardışıl devre model. Ardışıl devreler, oslatörlü olup olmamalarına göre asenkron ve senkron olmak üzere kye ayrılırlar. Asenkron ardışıl devrelerde merkez saat yoktur ve durum geçşler, grş değerlernn değşmes le sağlanır. Senkron ardışıl devrelerde se, peryodk saat darbeler üreten br merkez saat vardır ve bu merkez saat, bütün bellek elemanlarının saat grşlerne bağlanmıştır. Devre, sadece saat tarafından tetklendğnde durumunu değştrr ve yen durum, devrenn tetklendğ andak grşlere ve duruma bağlıdır. Dğer saat darbes gelene kadar devre durumunu korur. Eğer senkron ardışıl devrede kullanılmayan durumlar varsa ve devre bu durumlardan brne gttğnde kullanılan durumlara ger dönemyorsa, devrenn kltlenen türden olduğu belrtlr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 7.1

40 Deney7 Senkron Ardışıl Devre Analz Br senkron ardışıl devrenn analz aşamaları genel olarak şu şekldedr: Verlen devre yardımıyla bellek elemanlarının grş ve ardışıl devrenn çıkış fonksyonları, o ank durum ve ardışıl devrenn grş değşkenler cnsnden belrlenr. Bellek elemanlarının grş fonksyonları ve tanım bağıntıları kullanılarak devrenn durum denklemler elde edlr. Durum denklemler, br sonrak durumları belrleyen fadelerdr. Bellek elemanlarının tanım bağıntıları, Q + =JQ +K Q, Q + =D, Q + =S+R Q ve Q + =TQ +T Q şeklndedr. Elde edlen durum denklemler ve ardışıl devrenn çıkış fonksyonları le durum tablosu veya durum dyagramı oluşturulur. Senkron ardışıl devrelerde, başlangıç durumu ve grş dzs verldğnde, br sonrak durumların ve çıkışların zamana göre değşmn gösteren dyagramlara zaman dyagramı denr. Fzksel olarak br senkron ardışıl devrenn grşler saat şaretnn tetklenmesyle aynı anda değştrlemeyeceğ çn grşler, saat şaretnn tetklenmesnden, yan stenen durumların sağlanmasından ancak br süre sonra değştrleblr. Mealy tp devrede çıkışlar, o andak grşlere de bağlı olduğu çn bu süreç çersnde devre çıkışlarında stenmeyen değerler görüleblr. Bu sürece, krtk zaman aralığı denr. Bu zaman aralığında devrenn çıkışları hatalıdır. Hatalı çıkışlar, zararlı veya zararsız olarak kye ayrılır. Hatalı çıkışlar aynı zamanda kend çlernde, hatalı çıkışın 0 veya 1 değerne sahp olmasına göre kye ayrılır. Krtk zaman aralığı önces, krtk zaman aralığı ve krtk zaman aralığı sonrasında çıkışta sürekl br değşm, 010 veya 101 değşm varsa, bu çıkışın sırasıyla hatalı zararlı 1 veya 0 değerne sahp olduğu belrtlr. Dğer durumlarda çıkış, hatalı zararsızdır. Moore tp maknelerde se bu tür hatalı çıkışlar söz konusu değldr. Mealy tp maknelerde hatalı çıkışlardan kurtulmak çn çeştl yöntemler vardır. Bu yöntemlerden br, Mealy tp maknenn gerçekledğ fonksyonu, durum sayısının artmasını göz önüne alarak Moore makneler le gerçeklemektr. Şekl 2 de zararlı ve zararsız çıkışlar gösterlmektedr ve durum geçşlernn saat şaretnn yükselen kenarında olduğu kabul edlmştr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 7.2

41 Deney7 Senkron Ardışıl Devre Analz Şekl 2: Zararlı ve zararsız hatalı çıkışların zaman dyagramı üzernde gösterm. Bu deneyde analz yapılacak Mealy maknesne lşkn devre şeması, Şekl 3 te verlmştr. Şekl 3: Analz yapılacak senkron ardışıl devre. Teork olarak, SSI elemanları le sentez yaparken kullanılacak kapı sayısı ve kapı grş yelpaze sayısı le bellek elemanı sayısının mnmalleştrlmes esas alınır. Ancak uygulamada, tümleşk devreler kullanıldığından mnmallk kavramı, tümleşk devre sayısı le lşkl olmaktadır. Şekl 3 te verlen devre çn toplam 6 adet tümleşk devre gerekrken ortak bleşenler çn ortak yapılar kullanarak ve aynı tür kapı dönüşümü yaparak NAND ve EXOR kapıları le tasarlanan Şekl 4 tek devre çn toplam 3 adet tümleşk devre gerekmektedr. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 7.3

42 Deney7 Senkron Ardışıl Devre Analz Şekl 4: Şekl 3 te verlen devrenn NAND ve EXOR kapıları le tasarımı. Şekl 3 tek devre yardımıyla bellek elemanlarının grş fonksyonları ve çıkış fonksyonu D 1 = Q 1.Q 2 + x.q 2 + x.q 2 D 2 = x.q 2 + Q 1.Q 2 + Q 1.Q 2 z = x Q 2 (1) olarak belrlenr. D tp bellek elemanının tanım bağıntısını kullanarak durum denklemler; Q +1 = Q 1.Q 2 + x.q 2 + x.q 2 Q +2 = x.q 2 + Q 1.Q 2 + Q 1.Q 2 (2) olarak bulunur. Tüm grş ve durum kombnasyonları çn br sonrak durumlar ve devrenn çıkışını çeren durum tablosu Tablo 1 de verlmştr. Tablo 1: Şekl 4 te verlen senkron ardışıl devrenn durum tablosu. x Q 1 Q 2 Q +1 Q +2 z Deney Sırasında Yapılacaklar 2.1. Adım 1 Şekl 4 te verlen devrey deney setne kurunuz. Bütün tümleşk elemanlara besleme ve toprak bağlantılarını yapınız. Devre grşn, lojk anahtardan aldıktan sonra, stedğnz başlangıç durumunu elde edeblmek çn bellek elemanlarının preset ve clear grşlern lojk anahtarlara bağlayarak bellek elemanlarının saat grşlern, ortak debounce pushbutton dan alınız. Bellek elemanlarının ve devrenn çıkışlarını LED lere bağlayınız. Kurduğunuz devrenn durum dyagramına göre çalışıp çalışmadığını, bellek elemanlarının clear ve preset grşlern kullanarak ve bellek elemanlarının ve devrenn çıkışlarını LED lerden gözleyerek saptayınız. İTÜ Elektronk ve Haberleşme Mühendslğ Programı Sayısal Sstemler Laboratuvarı Deney Föyü 7.4