Tümleştirilmiş Kombinezonsal Devre Elemanları

Transkript

1 Sayıal Devreler (Lojik Devreleri) Tümleştirilmiş Kombiezoal Devre Elemaları Sayıal itemleri gerçekleştirilmeide çokça kullaıla lojik devreler, lojik bağlaçları bir araya getirilmeiyle tümleştirilmiş devre (etegre devre, tümdevre) (itegrated circuit IC) olarak üretilirler ve atılırlar. Bağlaçlar yerie bu hazır devreleri kullaılmaı taarımları kolaylaştırır. Tümdevreler içerdikleri kapı ayııa göre çeşitli gruplara ayrılırlar. Tümleştirme düzeylerie göre gruplama: Der Notlarıı Creative Commo liaı Feza BUZLUCA ya aittir. Lia: Küçük Ölçekli Tümleştirme (Small-Scale Itegratio SSI): Bu gruptaki tümdevreler taede az lojik kapı içerirler. Öreği 74 4 adet TVE kapıı içerir. Orta Ölçekli Tümleştirme (Medium-Scale Itegratio MSI): Bu gruptaki tümdevreler ile tae araıda lojik kapı içerirler. Toplayıcı, veri eçici, kod çözücü elemalar bu gruba girer. Büyük Ölçekli Tümleştirme (Large-Scale Itegratio LSI): Bu gruptaki tümdevreler biler mertebeide lojik kapı içerirler. Mikroişlemciler, bellekler bu grupta yer alırlar. Çok Büyük Ölçekli Tümleştirme (Veri Large-Scale Itegratio VLSI): Bu gruptaki tümdevreler yüzbilerce ve daha fazla ayıda lojik kapı içerirler. Örek: Gelişmiş mikroişlemciler ve büyük bellek tümdevreleri Feza BUZLUCA 5. Sayıal Devreler (Lojik Devreleri) Yarım Toplayıcı (Half Adder): İki adet birer bitlik ayıyı toplaya bir devredir. a b Yarım Toplayıcı c a: Birici Sayı b: İkici Sayı : Souç c: Elde Çıkışı a b c Doğruluk tablouda devrei ifadei elde edilir. a b = ab' + a'b c= ab c Bu devre yada göterildiği gibi YA DA (DARVEYA) (EXOR) bağlacı kullaılarak da gerçekleebilir. = a b c= ab a b c Feza BUZLUCA 5.2

2 Sayıal Devreler (Lojik Devreleri) Tam Toplayıcı (Full Adder): İki adet birer bitlik ayıyı eldeli olarak toplaya devredir. a b c i a Tam Toplayıcı bc b i a c i c o a: Birici Sayı b: İkici Sayı c i : Elde Girişi (Carry i) : Souç c o : Elde Çıkışı (Carry out) c o bc b i a a a b c i c o = a'b'c i + a'bc i '+ ab'c i '+ abc i c i = a (b c i ) c o = ac i + bc i + ab = a b c i Feza BUZLUCA 5.3 Sayıal Devreler (Lojik Devreleri) -Bitlik İkili Paralel Toplayıcı: İki adet bitlik 2 li ayıyı toplaya devredir. Toplamak itee ayıları baamak ayııa bağlı olarak bir bitlik tam toplayıcılar peş peşe bağlaarak ikili paralel toplayıcılar gerçekleebilir. B A Aşağıda 4 bitlik bir ikili toplayıcıı iç yapıı göterilmiştir. B 3 A 3 B 2 A 2 B A B A c out bitlik paralel toplayıcı b a b a b a b a c c c TT 3 TT 2 TT c TT c c o c i c c o c i o c o c i i S c i c 4 S 3 S 2 S S. Sayı: A 3 A 2 A A 2.Sayı: B 3 B 2 B B Souç: S 3 S 2 S S Elde Girişi: c Elde Çıkışı: c 4 Örek:. Sayı: 2.Sayı: Souç: Elde : 7483 tümdevrei 4 bitlik bir ikili paralel toplayıcıdır. B 4 Σ 4 C 4 C GND B A Σ Feza BUZLUCA 5.4

3 Sayıal Devreler (Lojik Devreleri) Çıkarma Devrei Çıkarma işlemi "2'ye tümleyei ile toplama" şeklide gerçekleştirilir. Çıkarma devrei bitlik bir tam toplayıcı ve tümleme kapıları ile gerçekleebilir. Örek: 4 bitlik çıkarma devrei S = A B B ayııı 2'ye tümleyei A ile toplaır. S= A B = A + 2'ye tümleme(b) = A + (B'+) B B B 2 B 3 A A 2 A 3 A c out 4 bitlik paralel toplayıcı c i '' c out = : Borç var c out = : Borç yok S S 2 S 3 S 2'ye tümlemedeki + işlemii gerçekleştirmek içi Feza BUZLUCA 5.5 Sayıal Devreler (Lojik Devreleri) Veri Seçiciler (Multiplexer): 2 adet veri girişi (I), adet eçme (deetim) girişi (S), adet çıkışı (Z) vardır. Seçme girişlerie gele değere göre, veri girişleride birideki değer çıkışa aktarılır. Seçme girişlerideki bitlik ikili ayı hagi veri girişii eçileceğii belirler. Veri eçiciler giriş ayılarıa göre m: olarak adladırılır. Burada m veri girişlerii ayııı göterir. Örek: 2: Veri eçici ( İkiye bir veri eçici olarak okuur.) İşlev Tablou: Doğruluk Tablou: I 2: Z I Z I I Z VS Z I I I I Lojik ifade: Z = ' I + I Feza BUZLUCA 5.6 I 2 2 : VS S Z

4 Sayıal Devreler (Lojik Devreleri) Veri eçicileri paralel bağlamaı: İki adet bitlik veri araıda eçme yapmak içi adet 2: veri eçici paralel olarak bağlaır. Yada blok diyagramı verile devre, x eçme girişii değerie bağlı olarak bitlik A ya da B ayılarıda birii Z çıkışıa aktarmaktadır. A x 2: Veri Seçici Z B x X= Z=A X= Z=B Örek: 4 bitlik bitlik A ya da B ayılarıda birii Z çıkışıa aktara devre A 3 B 3 A 2 B 2 A B A B 2: MUX 3 2: MUX 2 2: MUX 2: MUX x Z 3 Z 2 Z Z Bu devrede tüm veri eçicileri eçme uçları ortaktır (kıa devre) Feza BUZLUCA 5.7 Sayıal Devreler (Lojik Devreleri) Veri eçicileri kullaımıa ilişki örekler: Örek : Bir toplayıcıı girişie iteğe bağlı olarak farklı kayaklarda gele ayılar uygulaabilir. X Y W Z Sa MUX MUX 2 Sb Sa Sb Souç X+W X+Z Y+W Y+Z A B C out bit Toplayıcı Souç bitlik iki ayı araıda eçim yapabilmek içi x 2: veri eçici kullamak gerekir Feza BUZLUCA 5.8

5 Sayıal Devreler (Lojik Devreleri) Örek 2: 4 bitlik Toplama/Çıkarma Devrei X girişi devrei çalışmaıı kotrol eder. Eğer X ıfıra devre toplama yapar. Eğer X bir ie devre çıkarma yapar. A 3 A 2 A A B 3 B 2 B B A B 4 4 Toplama/ Çıkarma S 4 X= S=A+B X= S=A-B X X X = S = A + B X = S = A - B c out 4 bit paralel toplayıcı c i S S 2 S 3 S Feza BUZLUCA 5.9 Sayıal Devreler (Lojik Devreleri) Örek 2: (devamı) 4 bitlik Toplama/Çıkarma Devrei Toplama/Çıkarma devrei, veri eçiciler ve tümleme kapıları yerie EXOR kapıları kullaılarak da taarlaabilir. Hatırlatma; Eğer EXOR kapııı bir girişi ie ürücü (buffer) gibi çalışır. Eğer EXOR kapııı bir girişi ie tümleyici (NOT) gibi çalışır. A 3 A 2 A A B 3 B 2 B B X X= S = A + B X= S = A - B c out 4 bit paralel toplayıcı c i S S 2 S 3 S Feza BUZLUCA 5.

6 Sayıal Devreler (Lojik Devreleri) I I I2 I3 Diğer Veri Seçici (MUX) Örekleri: 4: Z Lojik İfadeler: İşlev Tablou: Z I I I 2 I 3 2: : Z = ' I + I Lia: 4: : Z = ' ' I + ' I + ' I2 + I3 8: : Z = 2 ' ' ' I + 2 ' ' I + 2 ' ' I2 + 2 ' I3 + 2 ' ' I4 + 2 ' I5 + 2 ' I6 + 2 I7 I I I2 I3 I4 I5 I6 I7 8: 2 İşlev Tablou: 2 Z I Z I I 2 I 3 I 4 I 5 I 6 I 7 Geel İfade (k: Mux): k=2, m j = j. miterim Örek Tümdevre: 745 içide bir adet 8: veri eçici buludura bir tümdevredir Feza BUZLUCA 5. Sayıal Devreler (Lojik Devreleri) Veri Seçiciler lojik bağlaçlar kullaılarak aşağıdaki gibi gerçekleebilirler. 2: I I I I I I 4: I I 2 I I 2 I 3 I Feza BUZLUCA 5.2

7 Sayıal Devreler (Lojik Devreleri) Büyük boyutlardaki veri eçiciler, daha küçükleri uygu şekilde bağlamaıyla gerçekleebilir. Aşağıda 8: veri eçicii 2 farklı şekilde gerçeklemei göterilmiştir.. Yötem: I I I2 I3 I4 I5 I6 I : 4: Burada ve eçme girişleri 4: veri eçicileri içi ortaktır. İki veri eçicii de ayı girişi eçilir. Hagi veri eçicii çıkışıı eçileceğii ie 2 belirler. 2 8: 2: Z 2. Yötem: 2: 2: 2: 2: Feza BUZLUCA 5.3 I I I2 I3 I4 I5 I6 I : 4: 2 Z Sayıal Devreler (Lojik Devreleri) Veri Seçiciler ile Geel Amaçlı Lojik Devre Taarımı : 2 : boyutlu bir adet veri eçici kullaılarak girişli, bir çıkışlı herhagi bir lojik devre başka bir bağlaç kullamada gerçekleebilir. Yötem: Taarlaacak ola fokiyou değişkeleri (devrei girişleri) veri eçicii eçme uçlarıa bağlaır. Her eçme değeri bir giriş kombiezoua karşı düştüğüe göre, taarlamak itee fokiyou doğruluk tabloua göre veri eçicii veri girişlerie lojik "" veya "" abitleri bağlaır. Örek: F(A,B,C) = m + m2 + m6 + m7 = (,2,6,7) No. A B C F Feza BUZLUCA : MUX S2 S S A B C F

8 Sayıal Devreler (Lojik Devreleri) Lia: Veri Seçiciler ile Geel Amaçlı Lojik Devre Taarımı 2: 2 - : boyutlu bir adet veri eçici kullaılarak girişli, bir çıkışlı herhagi bir lojik devre ek olarak adece bir adet tümleme bağlacı kullaılarak gerçekleebilir. Yötem: Taarlaacak ola fokiyou değişkeleride - taei veri eçicii eçme uçlarıa bağlaır. Arta kala değişkei kedii ya da tümleyei, doğruluk tabloua göre veri eçicii veri girişlerie bağlaır. Örek: F(A,B,C) = m + m2 + m6 + m7 = (,2,6,7) 4: VS ile Çözüm: Hatırlatma: 8: VS ile Çözüm: (Bir öceki yötem) : MUX S2 S S A B C F A B C F Feza BUZLUCA 5.5 C' C' C' C' 4: MUX 2 3 S S A Burada her iki c değeri de ayı tümleme kapııda elde edilebilir. B F Sayıal Devreler (Lojik Devreleri) Yayıcı Maka (Demultiplexer): adet veri girişi, adet eçme (deetim) girişi, 2 adet çıkışı vardır. Seçme girişlerie gele değere göre, veri girişideki değer çıkışlarda birie aktarılır. Diğer çıkışlar "" değerii alır. Seçme girişlerideki bitlik ikili ayı girişteki değeri hagi çıkışa aktarılacağıı belirler. Yayıcılar çıkış ayılarıa göre :m olarak adladırılır. Burada m çıkış ayııı göterir. Örek: :2 Yayıcı Maka ( Bire iki yayıcı olarak okuur) G :2 Yayıcı G S O O İşlev Tablou: O O G G O O Doğruluk Tablou: G O O Feza BUZLUCA 5.6

9 Sayıal Devreler (Lojik Devreleri) Kod Çözücüler (Decoder): adet eçme (deetim) girişi, 2 adet çıkışı vardır. Seçme girişlerie gele değere göre, çıkışlarda bir taei "" değerii, diğerleri "" değerii alır. Seçme girişlerideki bitlik ikili ayı hagi çıkı "" değerii alacağıı belirler. Kod çözücü, girişie abit "" değeri verilmiş bir yayıcı maka gibi düşüülebilir. Kod çözücüler eçme girişi ve çıkış ayılarıa göre :2 olarak adladırılır. Burada eçme girişi ayıı, 2 çıkış ayııdır. Örek: 3:8 Kod Çözücü 2 3 3:8 DEC S 2 S S O O O 2 O 3 O 4 O 5 O 6 O 7 S 2 S S O 7 O 6 O 5 O 4 O 3 O 2 O O Feza BUZLUCA 5.7 Sayıal Devreler (Lojik Devreleri) 3:8 Kod Çözücüü İç Yapıı O O O O 2 O O Örek Tümdevre: 7438 içide bir adet 3:8 kod çözücü buludura bir tümdevredir. O O Feza BUZLUCA 5.8

10 Sayıal Devreler (Lojik Devreleri) Kod Çözücüler ile Geel Amaçlı Lojik Devre Taarımı: :2 boyutlu bir kod çözücü kullaılarak girişli m çıkışlı herhagi bir geel fokiyo ek olarak VEYA bağlaçları kullaılarak gerçekleebilir. Yötem: Taarlaacak ola fokiyou değişkeleri (devrei girişleri) kod çözücüü eçme uçlarıa bağlaır. Kod çözücüü her çıkışı bir miterime karşı düşer. Gerçekleecek ola fokiyou oluştura miterimlere ilişki çıkışlar VEYA kapıları ile toplaır. Örek: F(A,B,C) = m + m2 + m6 + m7 = (,2,6,7) 2 3 3:8 DEC S 2 S S A'B'C' A'B'C A'BC' A'BC AB'C' AB'C ABC' ABC F A B C Feza BUZLUCA 5.9 Sayıal Devreler (Lojik Devreleri) Örek: 4 girişli 3 çıkışlı geel fokiyo taarımı F(A,B,C,D) = A' B C' D + A' B' C D + A B C D F2 (A,B,C,D) = A B C' D + A B C F3 (A,B,C,D) = (A' + B' + C' + D') 4:6 DEC 2 3 A'B'C'D' A'B'C'D 2 A'B'CD' 3 A'B'CD 4 A'BC'D' 5 A'BC'D 6 A'BCD' 7 A'BCD 8 AB'C'D' 9 AB'C'D AB'CD' AB'CD 2 ABC'D' 3 ABC'D 4 ABCD' 5 ABCD F3 F F2 A B C D Feza BUZLUCA 5.2

11 Sayıal Devreler (Lojik Devreleri) Lia: İzi Girişli (Eable -EN) Kod Çözücü: Kod çözücülerde eçme girişlerie ek olarak izi girişi de (Eable EN) olabilir. EN girişi lojik olduğuda kod çözücü ormal işlevii görür. EN girişi lojik olduğuda kod çözücüü tüm çıkışları olur. Aşağıda izi girişli bir 2:4 kod çözücü göterilmiştir: 2: 4 Kod çözücü Feza BUZLUCA 5.2 Sayıal Devreler (Lojik Devreleri) Kod çözücüleri kullaımıa ilişki bir örek Bazı itemlerde bir grup elemada adece bir taeii belli bir ada etki olmaı iteir. Diğer bir ifadeyle ayı ada iki elema etki (aktif) olamaz. Bu tür etki/etkiiz yapılabile elemaları eçme (chip elect -CS) girişleri buluur. Kod çözücüler itee elemaı eçerek etki yapmak içi kullaılırlar. Örek: 4 adet elemaı (birimi) kotrol ede kod çözücü Ortak Yol Elema # CS Elema Elema Elema # #2 #3 CS CS CS O O O 2:4 2 O 3 Kod Çözücü EN EN # # #2 # X X EN Feza BUZLUCA 5.22

12 Sayıal Devreler (Lojik Devreleri) Programlaabilir Lojik Elemalar (Programmable Logic Device- PLD) Güümüzde karmaşık ayıal devreler programlaabilir lojik elemalar kullaılarak gerçekleirler. Bu elemalar, içide çok ayıda lojik bağlaç buludura tümdevrelerdir (birkaç yüz - birkaç milyo). Bazılarıı içide bellek elemaları da (flip-flop) buluur. Taarımcı bir "programlama" dili ve cihazı kullaarak bu bağlaçları araıda belli ıırlar içide itediği bağlatıları gerçekleştirebilir. Böylece adece tek bir tümdevre kullaılarak karmaşık lojik devreler gerçekleştirilebilir. Programlaabilir lojik elemaları çeşitli türleri vardır: Programmable Logic Array PLA Programmable Array Logic PAL Geeric Array Logic GAL Complex PLD CPLD Field-Programmable Gate Array FPGA Feza BUZLUCA 5.23 Sayıal Devreler (Lojik Devreleri) Programlama: Bu elemaları iç yapılarıı düzeleebilmei (programlama) içi lojik kapılar araıdaki bağlatı oktalarıda "igortalar" (fue) buluur. İlk PLD türleride (PLA, PAL) bipolar traitörler (Bkz. Bölüm 9) kullaılmıştır. Bu elemalarda igortalar adece bir defa kopartılarak programlama yapılabilir. Güümüz elemalarıda (GAL, CPLD, FPGA) CMOS traitörler ve programlama içi bellek elemaları kullaılmaktadır. Bu elemalar defalarca iliip programlaabilirler. Bu elemaları programlamak içi çeşitli doaım betimleme dilleri (Hardware Decriptio Laguage HDL) ve cihazlar kullaılır. HDL örekleri: PALASM ABEL Verilog VHDL (Veri high peed itegreated circuit HDL) Feza BUZLUCA 5.24

13 Sayıal Devreler (Lojik Devreleri) Programlaabilir Lojik Dizi (Programmable Logic Array - PLA) Girişleride VE (çarpım) çıkışlarıda ie VEYA (toplama) elemaları buluur. girişler VE dizii çarpım terimleri VEYA dizii çıkışlar PLA lar VE, VEYA gruplarıı eek olarak programlaabildiği elemalardır Feza BUZLUCA 5.25 Sayıal Devreler (Lojik Devreleri) PLA ları ıırlarıı belirleye parametreleri şulardır: Giriş ayıı: Çıkış ayıı: m VE kapıı ayıı:p Bu tür bir elema, p çarpımlı x m PLA olarak adladırılır. I 2 I I Yadaki şekilde örek olarak 5 çarpımlı 3x4 bir PLA göterilmiştir. PLA larda yüz civarıda bağlaç buluur. Örek: 82S 6 giriş, 8 çıkış, 48 çarpım (VE) O 3 O 2 O O Feza BUZLUCA 5.26

14 Sayıal Devreler (Lojik Devreleri) Örek: F = A + B' C' F = A C' + A B F2 = B' C' + A B F3 = B' C + A A B C 3x4PLA ı iç bağlatıları, programlamada ora bu şekilde oluşur. AB B'C AC' B'C' A F F F2 F Feza BUZLUCA 5.27 Sayıal Devreler (Lojik Devreleri) Lia: Bait Göterilim: Çizimleri karmaşık hale getirmemek içi PLA çizimleride tüm hatlar göterilmez. Ou yerie ilgili kapıı girişie hagi hatlar bağlaacaka o hattı ütüe X kour. Örek: F = A B + A' B' F = C D' + C' D A B C D AB A'B' CD' C'D AB+A'B' CD'+C'D Feza BUZLUCA 5.28

15 Sayıal Devreler (Lojik Devreleri) Programlaabilir Dizi Lojiği (Programmable Array Logic - PAL) VE Bağlaçlarıı girişleri PLA'larda olduğu gibi eek bir biçimde programlaabilir. Acak VEYA bağlaçlarıı girişleri eek değildir. Her VEYA bağlacıı girişie adece belli VE bağlaçlarıı çıkışları bağlıdır. Öreği ilk VEYA bağlacıı girişie adece ilk iki VE bağlacıı çıkışları gelebilir. PAL'ler daha kolay programlaabilirler, daha ucuzdurlar, daha çok elema içerebilirler. İlk olarak Moolithic Memorie, Ic (MMI) firmaı tarafıda üretilmiştir. MMI, daha ora Advaced Micro Device (AMD) tarafıda atı alımıştır Feza BUZLUCA 5.29 Sayıal Devreler (Lojik Devreleri) Örek: Aşağıda PAL 6L8 elemaıı bir kımı göterilmiştir: 6 giriş, 8 çıkış, 64 çarpım (VE) Her VE kapııı 2x6 girişi (kedii ve tümleyei) vardır Feza BUZLUCA 5.3

16 Sayıal Devreler (Lojik Devreleri) Geel Dizi Lojiği (Geeric Array Logic GAL) PAL ile bezer özellikler taşır. İç yapıı CMOS traitörlerde oluşmaktadır. Defalarca ilierek tekrar programlaabilir. İlk olarak Lattice Semicoductor firmaı tarafıda oluşturulmuştur. Örek: GAL6V8 Karmaşık PLD (Complex PLD CPLD) Ayı tümleşik devrei içide birde fazla PLD (macro cell) buluur. Her bir PLD, GAL özelliklerie ahiptir. Toplam kapı ayıı birkaç bi ile birkaç yüz bi araıdadır. Hem PLD leri iç yapıları hem de aralarıdaki bağlatılar programlaabilir. Örek: Atmel ATF5 32 giriş/çıkış + 4 giriş 32 adet PLD (macro cell) içerir Feza BUZLUCA 5.3 Sayıal Devreler (Lojik Devreleri) Sahada Programlaabilir Kapı Dizii (Field-Programmable Gate Array FPGA) Çok ayıda işlevel blok ve bloklar araıdaki bağlatılarda oluşurlar. Defalarca ilierek tekrar programlaabilir. Toplam kapı ayıı birkaç bi ile birkaç milyo araıdadır. Karmaşık ayıal devreleri (öreği özel amaçlı mikroişlemciler) gerçeklemeide kullaılırlar. CPLD lere göre daha eek ve daha yeteeklidirler acak gecikmeleri ve maliyetleri daha yükektir. Örek: Atmel AT6 24 giriş/çıkış 3 bağlaç Feza BUZLUCA 5.32