Elektronik Devrelerin Optimizasyonu

Transkript

1 Elektronik Devrelerin Optimizasyonu Arş. Gör. Dr. Revna ACAR VURAL Elektronik Devre Tasarım Problemi Elektronik devrelerin tasarımı maddi yükümlülüğü yüksek bilimsel çalışma gerektirir. Tasarım için ayrılan zaman, yüksek sayıda eleman içeren sistemler için yıllar alabilmektedir. Lineer olmayan sistemleri tanımlamak için kullanılan devre denklem takımları da lineer olmayacağı için ağır hesap yükü gerektirmektedir. Her tasarımcı tasarlayacağı devrenin hangi koşullarda çalışacağına dair bir takım kriterler belirlemelidir. Devre tasarım parametreleri ile tanımlanan bu kriterler birbiri ile çelişebilir.

2 Parametreler ve Performans Tanımlamaları Optimizasyon nedir? Elektronik devre tasarım kalitesinin performans, güvenilirlik ve maliyet açısından iyileştirilmesidir.

3 Optimizasyon Süreci Sınır koşulları ve tasarım kriterleri belirlenir Tasarım parametrelerini içeren CF oluşturulur. Tasarım parametrelerinin başlangıç değerleri atanır Güncellenen değerler ile CF hesaplanır Güncel CF< Hedef Evet CF değeri hesaplanır Optimizasyon metodunun güncelleme işlemleri yapılır Hayır Optimum tasarım için gerekli tasarım parametreleri elde edilir SON Hayır Sınır değerler sağlanıyor mu? Evet Optimizasyon ile Hedeflenenler Daha yüksek güvenilirlik: Dış koşullardaki (sıcaklık, nem, vs) ani ve/veya şiddetli değişime rağmen devrenin yüksek doğrulukla çalışabilmesi. Daha küçük toplam alan: Transistör boyutlarının azaltılması ve serimin daha az alan kaplaması Daha düşük güç tüketimi: Daha uzun pil ömrü ve daha az ısınma problemi Daha yüksek performans: Kazancın, band genişliğinin, giriş ve çıkış aralığının arttırılma, gürültü ve besleme gerilimi etkilerine daha az duyarlı olması. Daha düşük maliyet: Devrenin tasarım aşamasından üretimine kadar olan süreçteki hem maliyet hem zaman gibi giderlerin düşürülmesi

4 Elektronik Devrelerde Optimizasyon En uygun devre topolojisi seçimi Optimum eleman boyutlandırma Serim optimizasyonu

5 Elektronik Devre Optimizasyon Araçları Tool Synthesis Method Error Synthesis Time IDAC Equation-based 15% Few seconds OASYS Equation-based 25% Few seconds ISAID Equation-based + post optimization 14% Not reported STAIC Equation-based 24% 3 min DELIGHT.SPICE Optimization-based (Circuit simulator) 0% 18 h MEALSTROM Optimization-based (Circuit simulator) 0% 3.6 h ASTRX/OBLX Optimization-based (AWE + equations) 30% 11.8 h OPASYN Optimization-based (equations) 20% 1 min ASLIC Equation-based 15-20% Few seconds --Optimum Eleman Boyutlandırma Çalışmaları-- Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon İşlevsel Lojik Devre Oluşturma Sayısal Tümleşik Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması FPGA Optimizasyonu

6 Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Problem Tanımı: Hedef kriterleri (köşe frekans ve kalite faktörü değerlerini) minimum hata ile sağlayacak, endüstriyel üretim serileri ile uyumlu eleman değerlerine sahip filtre devresi tasarımı Eleman Değerleri: (Üretim Serileri: E12, E24, E48, E96, E192) + (Dekat Aralığı : 1kΩ-1MΩ, 1nF-1µF) Geleneksel Yöntem: Eleman değerlerinin hesabı tasarım kriter formüllerine göre hesaplanır. Birbirine eşit seçilen bazı ayrık eleman değerlerine bağlı olarak elde edilen diğer değerler, üretim serisi değerleri ile örtüşmeyebilir. Devrenin performansı, seçilen en yakın tercih edilen değerlere bağlı olarak düşebilir ve hata değerinin artmasına sebep olur Filtre Devrelerinde Pasif Eleman Seçimi VCVS Butterworth Aktif Filtre Tasarım Denklemleri :

7 VCVS Butterworth Aktif Filtre Tasarım Kriterleri : E12 serisine uygun ayrık eleman değerleri : ω c1, ω c2 = 10k rad/sn Direnç (Ω) Kapasite (pf) Q 1 = 1/ Q 2 = 1/ X k k k nF nF nF k 12k 120k 1.2nF 12nF 120nF Tasarım Denklemleri : k 1.8k 15k 18k 150k 180k 1.5nF 1.8nF 15nF 18nF 150nF 180nF k 22k 220k 2.2nF 22nF 220nF k 27k 270k 2.7nF 27nF 270nF k 33k 330k 3.3nF 33nF 330nF k 39k 390k 3.9nF 39nF 390nF k 47k 470k 4.7nF 47nF 470nF k 56k 560k 5.6nF 56nF 560nF k 68k 680k 6.8nF 68nF 680nF k 82k 820k 8.2nF 82nF 820nF VCVS Butterworth Aktif Filtre Optimizasyonu ** Tasarım kriterleri ve denklemleri, tasarım parametrelerinin alabileceği değer aralığı ve varsa tasarımcı tarafından yapılan diğer tanımlamalar ve kısıtlar optimizasyon programına tanıtılır. Optimizasyon algoritması toplam hata değerini minimize edecek ayrık eleman değerlerini bulur. ** Vural R.A. et al. (2012), Performance Evaluation of Evolutionary Algorithms for Optimal Filter Design IEEE Transactions on Evolutionary Computation, vol:16, issue:1, pp:

8 --Optimum Eleman Boyutlandırma Çalışmaları-- Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon İşlevsel Lojik Devre Oluşturma Sayısal Tümleşik Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması FPGA Optimizasyonu Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Problem Tanımı: Hedef kriterleri (güç tüketimi, kazanç, CMRR, PSRR, Faz marjini, vs ) ve tasarım parametre kısıtlarını sağlayacak, minimum MOS alanı kaplayacak işlemsel yükselteç tasarımı MOSFET W,L Değerleri: 100 (W/L) , (L 1..8 =2 µm), W>=2*L Spesifikasyonlar Ortak Mod Bastırma Oranı (CMRR) AC Karakteristikler (A v, ω -3dB, f t, f -3dB ) Giriş Ofset Gerilimi (V os ) Faz Marjini ( o ) Yükselme eğimi (SR) Giriş Ortak Mod Aralığı (ICMR) Güç Tüketimi (P diss ) Güç Kaynağı Bastırma Oranı (PSRR)

9 İki katlı işlemsel kuvvetlendirici C c > (2.2/10)C L gm ( / ) ( / ) 6 W6 L6 = W4 L4 g m4 g 10g m6 m1 g ( W / L ) = ( W / L ) = m ' 2K1I1 2 g m6 ( W6 / L6 ) = ( W4 / L4 ) g m4 g = 2 K ( W / L ) I ' m d 4 6 W7 L7 = W5 L5 I 5 ( / ) ( / ) I I d5 =C c *SR ( W / L ) = ( W / L ) = m ' 2K1I1 g 2 g ( / ) ( / ) I 6 W7 L7 = W5 L5 I 5 2 gm6 Id 6 = ' 2 K6( W6 / L6 ) m1 = 2π ftcc Tasarım Denklemleri 1) Cc nin minimum değerini belirle. C c > (2.2/10)C L 2) SR i sağlayacak I d5 (I ss ) değerini belirle. I d5 =C c *SR 3) Farksal katın geçiş iletkenliği değerini kullanarak W 1 /L 1 (W 2 /L 2 )değerini bul 4) ICMR üst sınır değerini sağlayan minimum W 3 /L 3 (W 4 /L 4 ) değerini bul. 5) ICMR alt sınır değerini sağlayan minimum W 5 /L 5 (W 8 /L 8 ) değerini bul. 6) Denge koşullarına göre W 6 /L 6 değerini bul. 7) İstenen akım oranlarına göre (W 7 /L 7 ) değerini bul. 8) Hedef kazanç ve güç tüketimi değerlerinin sağlandığını kontrol et. 9) Tasarım parametrelerinin tam değerlerinin kullanıldığı CF<Hedef Hata olana kadar iterasyonlara devam et.

10 2 Katlı İşlemsel Yükselteç Tasarım Kriterleri : Algoritma Giriş Çıkış Bilgileri SR 10V/µs (CL=10pF) f t 3MHz (CL=10pF) Av> 1000 V/V -1.5V ICMR 2V P diss 2.5mW Area 300µm 2 Toplam MOS Transistör Alanı : CF = T ( W( k ) xl( k ) ) k = 1 CF Bileşenleri V dd, V ss V tn, V tp µ n C ox, µ p C ox λ n,λ p C c,c L (W/L) 1..8 f t V IC(max), V IC(min) SR P diss A v Bilgi Tasarımcı tarafından belirlenir. Fabrikasyon teknolojisine bağımlı (TSMC 0.35 µm) Optimizasyon algoritması, spec leri sağlayacak minimum alana sahip devrenin MOS boyutlarını verir. Giriş/Çıkış GİRİŞ ÇIKIŞ Vektörel Bilgi: x = [SR, C L, A v,f t,v icmin, Vi cmax, P diss ] Toplam Alan

11 İşlemsel Kuvvetlendirici Optimizasyonu ** Two-stage Operational Amplifier Design Criteria Specifications Convex Optimization PSO (SPICE Simulator) [**] Output Capacitance (pf) Slew Rate (V/µs) Power Dissipation (µw) Phase Margin ( o ) > Unity Gain Bandwidth (MHz) Gain (db) > Vic min (V) Vic max (V) CMRR (db) > PSRR + (db) > PSRR - (db) > Total Area (m 2 ) <3x x x10-10 ** Vural R.A., Yildirim T., (2012), Analog Circuit Sizing via Swarm Intelligence, (Article In Press), AEU - International Journal of Electronics and Communications, Elsevier. --Optimum Eleman Boyutlandırma Çalışmaları-- Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon İşlevsel Lojik Devre Oluşturma Sayısal Tümleşik Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması FPGA Optimizasyonu

12 Sayısal Ayrık Devrelerde Optimizasyon İşlevsel Lojik Devre Oluşturma Lojik fonksiyonu karmaşık, giriş ve çıkış sayısı büyük tasarımlarda, Karnaugh haritası gibi yöntemler kullanılmaz. Basit donanımsal gerçeklemeler için fonksiyonu yerine getirecek minimum sayıda lojik kapı içeren kombinezonsal devreler tercih edilir. İşlevsel Lojik Devre Oluşturma (2) GA PSO DEPSO ** P. Moore and G. K. Venayagamoorthy, (2006)"Evolving digital circuits using hybrid particle swarm optimization and differential evolution," Int. Journal of Neural Syst., vol. 16, no. 3, pp

13 İşlevsel Lojik Devre Oluşturma (3)** ** P. Moore and G. K. Venayagamoorthy, (2006)"Evolving digital circuits using hybrid particle swarm optimization and differential evolution," Int. Journal of Neural Syst., vol. 16, no. 3, pp Optimum Eleman Boyutlandırma Çalışmaları-- Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon İşlevsel Lojik Devre Oluşturma Sayısal Tümleşik Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması FPGA Optimizasyonu

14 Sayısal Entegre Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması-1 ** Optimizasyon Problemi ** S. P. Boyd, S.J. Kim, D. D. Patil, and M. A. Horowitz, (2005) Digital circuit optimization via geometric programming, Operations Reserach., vol. 53, no. 6, pp Lojik Kapıların Boyutlandırılması-2** Klasik çok girişli lojik kapılar, çıkışta değişime sebep olan girişe bağlı olmaksızın aynı giriş çıkış gecikmesine sahip olacak şekilde tasarlanır. Aktif güç tüketimini minimize etmek için Değişken Giriş Gecikmesine (VID) sahip lojik kapılar tercih edilir. Bu kapılar farklı giriş-çıkış yolları için farklı gecikmeler sağlar. Kapı içindeki herhangi iki yol arasındaki en yüksek gecikme farkı : u b ** T. Raja, V. D. Agrawal, and M. L. Bushnell, (2006), "Transistor sizing of logic gates to maximize input delay variability," Journal of Low Power Electronics, vol. 2, no. 1, pp

15 --Optimum Eleman Boyutlandırma Çalışmaları-- Analog Devrelerde Optimizasyon Analog Ayrık Devrelerde Optimizasyon Filtre Devrelerinde Pasif Eleman Seçimi Analog Entegre Devrelerde Optimizasyon CMOS İşlemsel Kuvvetlendirici Tasarımı Sayısal Devrelerde Optimizasyon Sayısal Ayrık Devrelerde Optimizasyon İşlevsel Lojik Devre Oluşturma Sayısal Tümleşik Devrelerde Optimizasyon Lojik Kapıların Boyutlandırılması FPGA Optimizasyonu FPGA Mimarisi Programlanabilir mantık blokları (CLB), ara bağlantılar içerisine gömülüşekilde bulunur. Programlanabilir mantık bloklarının yapılandırılması ve bu bloklar arasındaki iletişim ara bağlantılar sayesinde gerçekleşir. Giriş çıkış blokları, ara bağlantılar ile bütünleşmiş devrenin paket bacakları arasındaki ilişkiyi sağlar.

16 FPGA Optimizasyonu Yerleşim Problemi: Lojik blokların fiziksel düzenlenmesidir. FPGA performansını belirler. Yönlendirme Problemi: CLB I/O Bloklar ile metal hatların arabağlantı işlemidir. Gecikmelerin minimize edilmesi gerekir. PSO Tabanlı FPGA Yerleşimi ve Yönlendirmesi** Xilinx FPGA üzerindeki 4 bit ALU uygulaması 196 CLB: 14x14matris / ALU uygulaması için 13 CLB kullanılıyor. PSO, CLBler arasındaki bağlantı uzunlarını minimize etmiştir. İlk Durum Son Durum ** Venu G. Gudise, Ganesh K. Venayagamoorthy. (2004) FPGA Placement and Routing Using Particle Swarm Optimization, Proc. of IEEE Computer Soc. Ann. Symp. on VLSI, pp

17 Sorularınız. Arş. Gör. Dr. Revna ACAR VURAL Elektronik ve Haberleşme Müh. Böl. Elektronik A. B. D racar@yildiz.edu.tr