8086 nın Bacak Bağlantısı ve İşlevleri. 8086, 16-bit veri yoluna (data bus) 8088 ise 8- bit veri yoluna sahip16-bit mikroişlemcilerdir.

Transkript

1 Bölüm 9:

2 8086 nın Bacak Bağlantısı ve İşlevleri 8086 & 8088 her iki işlemci 40-pin dual in-line (DIP) paketinde üretilmişlerdir. 8086, 16-bit veri yoluna (data bus) 8088 ise 8- bit veri yoluna sahip16-bit mikroişlemcilerdir AD 0 AD AD 0 AD 7 Her iki işlemci arasındaki ana fark veri yolunun genişliğidir bit veri aktarımı yapar.

3 Şekil 9 1 (a) 8086 maximum mod bacaklarının isimleri; (b) 8086 minimum mod bacaklarının isimleri.

4 Minimum Modda Çalışma

5 Maximum Modda Çalışma

6 Güç Kaynağı Gereksinimi Her iki mikroişlemci +5.0 V bir DC güç kaynağına gereksinim duyar. Gerilim toleransı ±% kaynaktan 360 ma ma çeker CMOS versiyonları 80C88 ve 80C86 ise sadece 10 ma çeker.

7 Giriş ve Çıkış Karakteristikleri Mikroişlemcilerin ve diğer lojik tümdevrelerin zarar görmeden ve diğer elemanlara zarar vermeden çalışabilmesi için giriş veya çıkışına uygulanacak gerilim seviyeleri ve çekilebilecek akım değerleri veri yapraklarında verilen değerlere uygun olmalıdır.

8 Bacak Bağlantıları AD 7 - AD /8086 zaman paylaşımlı adres/veri yolu olarak kullanılır. ALE aktif olduğunda (logic 1) Bellek veya I/O biriminin adresinin düşük değerli baytını taşır. Veya ALE aktif olmadığında (logic 0) verinin düşük değerli baytını taşır. Hold acknowledge durumunda yüksek empedans konumundadır

9 Bacak Bağlantıları AD 15 - AD /8086 zaman paylaşımlı adres/veri yolu olarak kullanılır. ALE aktif olduğunda (logic 1) Bellek veya I/O biriminin adresinin düşük değerli baytını taşır, A 15 A 8. Veya ALE aktif olmadığında (logic 0) verinin düşük değerli baytını taşır, D 15 D 8. Hold acknowledge durumunda yüksek empedans konumundadır.

10 Bacak Bağlantıları A 19 /S 6 - A 16 /S 3 Multiplex Address/status bus olarak çalışır. ALE aktif olduğunda A 19 A 16 adres işaretlerini taşır. Diğer durumda S 6 S 3 status bilgisini taşır. Hold acknowledge durumunda yüksek empedans konumundadır. status bit S 6 sürekli 0 dır, bit S 5 IF flag bitin durumunu gösterir. S 4 ve S 3 mevcut bus cycle da hangi segmente erişileceğini belirtir. Bu bitler 1M bayt bellek banklarında birini seçmek için A 21 ve A 20 hatları gibi çalışır.

11

12 RD RD Bellekten veya I/O aygıtından okuma işaretidir. 0 durumunda aktiftir. Hold acknowledge durumunda yüksek empedans konumundadır Ready Yavaş çevre birimini beklemek için bekleme yatırır. Bu giriş 0 olduğunda mikroişlemci son durumunda bekler. 1 olduğunda herhangi bir etkisi yoktur.

13 INTR Interrupt request hattı mikroişlemciden kesme isteme girişidir. INTR isteği IF = 1,ise dikkate alınır aksi halde dikkate alınmaz. İstek kabul edildiğinde isletilmekte olan komut tamamlanır ve interrupt vektörüne bağlanır. NMI non-maskable interrupt girişidir. Mantık 1 olduğunda IF flag bitini test etmeden interrupt vector 2 ye bağlanır.

14 TEST WAIT komutu tarafından test edilen bir giriştir.. Eğer TEST girişi logic 0 ise, WAIT komutu NOP komutu gibi çalışır. Eğer TEST girişi logic 1 ise, WAIT komutu TEST girişi logic 0 olana kadar mikroişlemciyi bekletir. TEST girişi 8087 numeric coprocessor a bağlıdır. RESET 4 saat periodu süresince mantık 1 olduğunda mikroişlemciyi resetler. 8086/8088 resetlendiğinde FFFFOH adresinden komut yürütür. IF flag bitini 0 yaparak kesmeyi engeller.

15 Clk Clock girişi mikroişlemcinin çalışması için gerekli zamanlama işaretinin uygulandığı bacaktır. CLK işaretinin duty cycle % 33 olmalıdır. t l t h T

16 VCC power supply pozitif girişidir +5.0 V, GND Power supply ground çıkışıdır. 8086/8088 iki adet GND bacağı vardır her ikiside power supply ground ucuna bağlanmalıdır.

17 MN/MX Minimum/maximum mod seçme girişşi; 1 olduğunda Minimum mod seçilir, 0 olduğunda maximum mod seçilir. BHE S 7 Bus high enable bacağı 8086 da veri yolunun yüksek değerli baytını izinlemek için kullanılır. (D 15 D 8 ) S 7 ise daima mantık1 dir. IO/M or M/IO IO/M (8088) or M/IO (8086) çıkışı bellekten veya IO arası seçim yapar. adres bus ın bellek adresimi I/O port adresimi içerdiğini belirler. hold acknowledge durumunda yüksek empedans konumundadır

18 WR Write çıkışı veri yolunun çıkış olarak kullanıldığını belirtir. WR çıkışı mantık 0, olduğunda data bus geçerli veri içerir. Hold acknowledge durumunda yüksek empedans konumundadır INTA interrupt acknowledge çıkışı INTR girişinin yanıtının verildiği çıkıştır. Bu işaret çevre birimine gönderilir ve çevre birimi veri yoluna interrupt vektör numarasını yerleştirir.

19 ALE Address latch enable çıkışı adres ve data bilgisini ayırmak için üretilen işarettir. ALE işareti Hold acknowledge durumunda yüksek empedans konumunda değildir. DT/R Data transmit/receive işareti mikroişlemcinin veri gönderdiğini (DT/R = 1) veya aldığını belirtir (DT/R = 0). external data bus buffer larını yönlendirmek için kullanılır. DEN external data bus buffer larını izinlemek için kullanılır

20 HOLD Hold girişi; DMA isteğinin kabul edilfiği giriştir.en Eğer HOLD girişi logic 1 ise, mikroişlemci komut yürütmeyi bırakır ve adres, veri yolunu yüksek empedans konumuna alır. Eğer logic 0 ise komut yürütmeye devam eder. HLDA Hold acknowledge çıkışı 8086/8088 DMA kullanım isteğini kabul ettiğini belirtir. SS0 SS0 status hattı maximum modda S 0 ile aynı göreve sahiptir. Bu işaret IO/M ve DT/R birleşimi bir işlem üstlenmiştir. Bu işaret 8288 bus controllera iletilir.

21 S2, S1 ve S0 Status bitleri mevcut bus cycle işlevini belirlemede kullanılır. Bu bitlerin aldığı değerlere göre 8288 bus controller tümdevresi adres ve veri yolunu yönetir. RQ/GT1 Request/grant bacağı maximum mod çalışmada DMA isteği ve adres ve veri yolunu çevre birimine devrettiğini belirtmek amaçlı çift yönlü olarak kullanılır. LOCK lock çıkışı çevre birimlerini kilitlemek ve son durumlarını korumak amacıyla kullanılır.

22 QS 1, QS 0 Maksimum modda aktiftir. queue status bitleri işletilmekte olan komut sırası hakkında bilgi içerir coprocessor için üretilir.

23 Saat Üreteci (CLOCK GENERATOR) 8284A 8284 tümdevresi 8086/8088 için saat, reset ve READY işaretlerini üretir. TTL-seviyesinde işlemciye ve çevre birimlerine sat işareti üretir. X 1 ve X 2 uçlarına external kristal bağlanır.

24 AEN1 ve AEN2 address enable girişleri READY çıkışının hangi RDY1 ve RDY2 girişlerine göre üretileceğini seçer. RDY 1 ve RDY 2 Bus ready girişleri bus controllerdan gelen işaretlerin uygulandığı girişlerdir. ASYNC ready synchronization girişi seçme girişidir. READY ready girişine bağlanan çıkıştır. RDY1 ve RDY2 işaretlerine göre üretilir.

25 F/C frequency/crystal seçme girişidir. CLK Eğer mantık 1 olursa, external tetikleme işareti EFI girişine uygulanır. Eğer mantık 0 olursa, internal crystal oscillator saat işaretini üretir. Clock output 8086/8088 diğer birimler için üretilen saat işaret çıkışıdır. duty cycle %33 PCLK Peripheral clock çıkışı giriş frekansının 6 da biri oranında saat işareti üretir. PCLK çıkışı mikroişlemciye göre daha yavaş çevre birimlerini sürmek için kullanılır..

26 OSC Oscillator output TTL-seviyesinde giriş frekansı ile aynı frekansta saat işareti üreten bir çıkıştır. OSC çıkışı multiple-processor sistemlerde diğer 8284A saat üretecinin EFI girişine uygulamak için kullanılır. RES Reset giriş ucu. 8284A da düşük seviyede reset algılanır. RESET Genellikle RC devreden oluşan power-on reset devresi bu girişe bağlanır. Reset çıkışı 8086/8088 RESET girişine bağlanır.

27 CSYNCH Clock synchronization multiple processor sistemlerde EFI girişi saat girişi olarak kullanıldığında senkronizasyonu sağlamak amacıyla kullanılır. Eğer internal crystal oscillator kullanılır ise bu bacak GND ye bağlanmalıdır.

28 8284A ve 8086 Bağlantısı 5 Mhz

29 Bus Buffering ve Latching

30

31

32

33 BUS Timing T 1 : The address is placed on the Address/Data bus. Control signals M/ IO, ALE and DT/ R specify memory or I/O, latch the address onto the address bus and set the direction of data transfer on data bus. T 2 : 8086 issues the RD or WR signal, DEN, and, for a write, the data. DEN enables the memory or I/O device to receive the data for writes and the 8086 to receive the data for reads. T 3 : This cycle is provided to allow memory to access data. READY is sampled at the end of T 2. If low, T 3 becomes a wait state. Otherwise, the data bus is sampled at the end of T 3. T 4 : All bus signals are deactivated, in preparation for next bus cycle. Data is sampled for reads, writes occur for writes.

34 8288 Bus Controller

35 MAX Modda 8086 Sistemi

36