Yen-Bor. Verilog. Verilog 語法. Verilog 的模型與層次. Verilog 的架構的語法協定基本資料型態輸入輸出埠資料流模型的敘述行為模型的敘述模組間埠對應的方式.

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Turgay Yazar
5 yıl önce
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1 Yen-Bor Verilog 語法大綱 Verilog 的模型與層次 Verilog 的架構 Verilog 的語法協定基本資料型態輸入輸出埠資料流模型的敘述模組間埠對應的方式 1

2 Verilog 的模型與層次電晶體 (transistor) 模型 = 開關階層 (switch level) 邏輯閘階層 (gate level) 模型暫存器轉移階層 (register transfer level) 模型 = 資料流 (data flow) 模型行為 (behavioral) 模型 behavioral RTL gate transistor Verilog 的模型邏輯閘階層 (gate level) 模型電路模組是由最基本的邏輯閘所連接形成的 2

3 Verilog 的模型暫存器轉移階層 (RTL) 模型設計重點在於說明資料如何在電路中的傳送過程 Verilog 的模型行為 (behavioral) 模型 Verilog HDL 中的最高階層只需考慮電路功能, 不需考慮其硬體的詳細內容 3

4 Verilog 的架構模組 : 組成一個電路的基本單位模組的名稱所用到的輸出入埠名稱個數與大小電路所需的接線與暫存器引用之較低階的模組別名電路所需功能的指定敘述 (assign) 電路所需功能的行為層級的描述函數 (functions) 與任務 (task) Verilog 的架構模組的基本架構 (1/2) module 模組名稱 ( 輸入輸出埠清單 ); 輸入輸出埠的宣告變數資料型態宣告 // input, output, inout // wire, reg, 引用較低階的模組邏輯閘階層之描述資料流階層之描述 function 或 task 的宣告行為階層之描述區塊 endmodule 4

5 Verilog 的架構模組的基本架構 (2/2) 如 C 語言的函數一般,Verilog 的模組中不能再有其他的模組存在一個 Verilog 檔案中, 可以同時存在多個模組模組宣告的順序可以是任意的模組名稱的命名規則與一般識別字相同 Verilog 的語法協定註解單行註解使用 // 作為開始符號結束符號為換行符號 (end_of_line) 多行註解使用 /* 作為開始符號使用 */ 作為結束符號 5

6 Verilog 的語法協定關鍵字所有的關鍵字必須使用英文小寫字母來表示常見的關鍵字 : always negedge posedge begin end assign wire integer function endfunction module endmodule for if else inout input output and buf nand nor not or xnor xor Verilog 的語法協定識別字用於定義名稱變數函數模組物件實例 (instance) 命名規則 : 第一個字元必須是英文字母第二個之後的字元可以是英文字母數字底線 ( _ ) 或是錢字號 ($) 識別字的長度沒有限制識別字有區分英文大小寫 (case-sensitive) 6

7 Verilog 的語法協定運算子 Binary bit-wise operators: ~, &,, ^, ~^, ^~ Unary reduction operators: &, ~&,, ~, ^, ~^, ^~ Logical operators:!, &&, 2 s complement operators: +, -, *, /, % Relational operators: >, <, >=, <=, ==,!=,=== ===,!== Logical shift operators: >>, << Conditional operators:? : Duplication operators: {n{ <exp> <,<exp>> *}} Concatenation operators: {} Verilog 的語法協定數字固定長度的數字語法 :<size> <base><number> <size>: 使用的 bits 數目, 十進位表示法 <base>: 可以是 B O D H b o d h 例 :1 B0, 4 O7, 8 hf, 10 D9 不定長度的數字不使用 <size> 來指定 bit 數目, 而是使用 HDL 編譯程式的內定值例 : h89ab, 128, O377, b1001 7

8 基本資料型態 wire wire: 代表一條接線 wand wand:wired Wired-AND wor wor:wired Wired-OR reg reg: 暫存器主要功能為用於維持電路中的某個值 integer, real, : 用於計算的過程基本資料型態四種數值準位 0: 邏輯 0, Zero, False, Low, Logic Low, Ground, VSS, Negative Assertion 1: 邏輯 1, One, True, High, Logic High, Power, VDD, VCC, Positive Assertion X:Unknown value Z:High impedance, Floating state, Tri-state, Disable driver 8

9 基本資料型態 wire 的特性連接硬體元件之連接線變數必須被驅動, 才能改變它的內容除非被宣告為一向量, 否則 wire 型態的變數內定為一個位元的值, 且其內定值為 Z reg 的特性功能和一般程式語言中的變數類似, 可以直接給定一個數值除非被宣告為一向量, 否則 reg 型態的變數內定為一個位元的值, 且其值為 X 基本資料型態使用 wire 或 reg 的時機使用 wire 所宣告的變數必須配合 assign 敘述來改變其值, 且不能在 always 區塊中作為敘述的左值 (Lvalue) 使用 reg 所宣告的變數必須使用在 always 區塊中作為敘述的左值 9

10 基本資料型態向量 wire 與 reg 均可用於定義向量是一個多位元的元件位元選擇 : 選擇變數的某個位元部分選擇 : 選擇變數的某一些連續的位元輸入輸出埠在 Verilog 中, 所有輸入輸出埠 (input output inout) 的內定資料型態為 wire 若需將訊號的值存起來, 則必須將其資料型態宣告為 reg 由於輸出入埠 (inout inout) 可用於與其他模組進行連接, 因此可以將其視為在模組內外相互連接的兩個部分 10

= A + B + C 資料流模型的敘述可用於電路合成的運算子 Binary bit-wise operators ~:NOT &:AND :OR ^:XOR

11 資料流模型的敘述設計重點 : 說明資料如何在電路中的傳送過程在此模型中, 常用的敘述 :assign 驅動某個值到 wire wand wor 或 tri 用於描述組合邏輯電路必須避免使用迴路式的寫法 :assign a = b + a; 組合邏輯電路範例 X = A C D + B C + B D + C D Y = A + B + C 資料流模型的敘述可用於電路合成的運算子 Binary bit-wise operators ~:NOT &:AND :OR ^:XOR ~^, ^~:XNOR Unary reduction operators &:AND ~&:NAND :OR ~ :NOR ^:XOR ~^, ^~:XNOR 11

12 資料流模型的敘述可用於電路合成的運算子 Logical operators!:not &&:AND :OR 2's complement arithmetic +:Add -:Subtract *:Multiply /:Divide %:Module 資料流模型的敘述可用於電路合成的運算子 Relational operators > < >= <= ==!= Logical shift operators >> << 12

13 資料流模型的敘述可用於電路合成的運算子 Conditional operator?: Duplication operator {{}} Concatenation operator {} 只需考慮電路模組的功能, 而不需考慮其硬體的詳細內容以事件為基礎的時序控制事件 : 接線或暫存器的值被改變模組的輸入埠接收到新的值可電路合成的控制方式 : 正緣負緣訊號值改變 13

end always@() 括弧內的運算式稱之為事件運算式 (event expression) 單一訊號

14 always 敘述隨時監督輸入輸出埠訊號的變化, 然後告知模組內部進行相關的處理 always begin statements end begin statements end 括弧內的運算式稱之為事件運算式 (event expression) 單一訊號屬於準位觸發 (level trigger) 多個訊號利用 or 關鍵字連接不同訊號屬於準位觸發 (level trigger) 14

15 邊緣觸發正緣觸發 :posedge 負緣觸發 :negedge if 敘述進行訊號值的判斷, 根據判斷結果執行相關處理能處理正準位與負準位觸發兩種訊號準位觸發, 範例 : if (expression) begin statements end 15

if if-else 敘述 if (expression) begin statements end else begin statements end if (expression) statement else if (expression) statement else statement

16 if if-else 敘述 if (expression) begin statements end else begin statements end if (expression) statement else if (expression) statement else statement end if (expression) begin statements end else if (expression) begin statements end else begin statements end if if-else 敘述例 : 優先權編碼器 (priority encoder) 16

17 case 敘述多路分支選擇如果所有可能的分支判別條件都被指定了, 則稱為 full case case (expression) 條件 1: 相關處理條件 2: 相關處理條件 3: 相關處理 default: 預設處理 endcase case 敘述例 :2x1 多工器 (Multiplexor) 17

18 for 敘述 Verilog 提供有 for while repeat 和 forever 等迴圈敘述所有迴圈敘述僅能在 always 敘述中執行例 : 模組間埠對應的方式依模組定義之輸出入埠的順序順序來連接依指定輸出入埠名稱指定輸出入埠名稱的方式來連接 o1 o2 o3 o4 18

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Yen-Bor. Verilog. Verilog 語法. Verilog 的模型與層次. Verilog 的架構 的語法協定 基本資料型態 輸入輸出埠 資料流模型的敘述 行為模型的敘述 模組間埠對應的方式.

Yen-Bor. Verilog. Verilog 語法. Verilog 的模型與層次. Verilog 的架構的語法協定基本資料型態輸入輸出埠資料流模型的敘述行為模型的敘述模組間埠對應的方式.