Bölüm 9 FET li Yükselteçler

Transkript

1 Bölüm 9 FET li Yükseleçler DENEY 9-1 Orak-Kaynaklı (CS) JFET Yükseleç DENEYİN AMACI 1. Orak kaynaklı JFET yükselecin öngerilim düzenlemesini anlamak. 2. Orak kaynaklı JFET yükselecin saik ve dinamik karakerisiklerini ölçmek. GENEL BİLGİLER FET in en önemli üç parameresi aşağıda anımlanmışır: δ io 1. gm (geçiş ilekenliği) = ds = sabi δ gs id gs δ ds 2. rd (akaç direnci) = gs δ id 3. μ(yükselme fakörü) = id gs ds = 0 = ds = K gs id = sabi gs id gs = 0 = gs = K δ ds δ gs id ds id gs = 0 = = sabi ds gs id = K Yukarıdaki formüllerde kullanılan: i d : akaç akımı (AC küçük işare) gs : G ile S arasına uygulanan AC gerilim (küçük işare) ds : D ile S arasında üreilen AC gerilim 9-1

2 JFET için öngerilim düzenlemesi 1. JFET için sabi öngerilim düzenlemesi: Şekil de göserilmişir. (1) Şekil 9-1-1(a) da, sabi öngerilimli p-kanallı FET devresi göserilmişir. Burada DD, DS ve I D yi meydana geirirken GG ise GS yi oluşurur. Şekil 9-1-1(b) de akaç karakerisik eğrisi ve çalışma nokası göserilmişir. Çıkış devresinin çevre gerilimleri denklemi DD =I D R D + DS ile DC yük doğrusu çizilebilir ve çalışma nokasının konumu belirlenebilir. (2) I D = 0 iken, DD = DS (A nokası) (3) DS = 0 iken, I D = DD / R D = 20 / 2.5K = 8mA (B nokası). A ve B nokaları arasına çizilecek doğru, DC yük doğrusudur. (4) I G 0 olduğu için (R i çok büyük), RG 0 ve GS = G S = GG = 2 Çalışma nokası, DC yük doğrusu ile GS = 2 a karşılık gelen eğrinin kesişim nokası Q bulunarak belirlenebilir. Q nokası ( DSQ, I DQ ) aynı zamanda aşağıdaki iki denklem kullanılarak da hesaplanabilir: DSQ = DD - I DQ R D I DQ = I DSS (1 - GSQ / P ) 2 (a) Öngerilim devresi (b) Çıkış karakerisiği Şekil Sabi öngerilimli p-kanallı JFET devresi 2. JFET için kendinden öngerilimli düzenleme Şekil 9-1-2'de göserilmişir. (1) Akaca uygulanan ek bir DD gerilim kaynağı mevcuur ve uygun bir çalışma nokası elde emek için, kapı-kaynak arasında kendinden öngerilim oluşurulabilir. (2) R i çok büyük olduğu için, I G 0, RG =0= G, S =I S R S I D R S, GS = G - S =0- S = - I D R S. 9-2

3 (3) Yük doğrusunun çizilmesi: a. Çıkış devresinin çevre gerilimleri denkleminden: DD = I D R D + DS +I D R S b. I D = 0 iken, DS = DD = 12 (A nokası) DD 12 c. DS = 0 iken, ID = = = 4mA (B nokası). R + R 3K D S d. A ve B nokaları arasına çizilecek doğru, DC yük doğrusudur. Çalışma nokası, GS eğrisi ile bu yük doğrusunun kesişimidir. (a) Öngerilim devresi (b) Çıkış karakerisiği Şekil Kendinden öngerilimli JFET devresi 3. JFET için gerilim bölücülü öngerilim düzenlemesi Şekil e JFET için gerilim bölücülü öngerilim devresi göserilmişir. Bu devrede, G nin arık sıfır olarak ayarlanmaması dışında, SG ve I D çözümleri kendinden öngerilimli devreninkilerle aynıdır. G = DD R2 R1 + R2 GS = G -I D R S I DQ = I DSS (1 GSQ P 2 ) 9-3

4 Şekil JFET için gerilim bölücülü öngerilim devresi FET küçük sinyal analizi ve FET li yükseleç uygulaması üç ayrı konfigürasyonla gerçeklenebilir: 1. Orak kaynak (CS) 2. Orak akaç (CD) 3. Orak kapı (CG) JFET CS yükseleç Şekil 9-1-4, orak kaynak (CS) yükseleç devresini gösermekedir. o s μr gm Rd Rd D Av = = = ' ' = // rd + RD Zo = rd + (1 + μ) Rs, Zo' = R D //Zo, μ= gm rd rd R D Çıkış fazı 180 o ers çevrilmişir. (a) Devre (b) AC eşdeğer devre Şekil JFET CS yükseleç 9-4

5 Gerilim konrollü (değişken) direnç olarak FET (R veya CR) Şekil 9-1-5(a) da göserilen akaç karakerisik eğrisinden şu sonuçlar elde edilebilir: FET, DS nin çok küçük ancak yine de kısmanın öesinde olduğu omik bölgede çalışırken, akaç akımı, DS akaç-kaynak gerilimiyle doğru oranılıdır. Diğer bir ifadeyle, akaç-kaynak arasındaki kanalın direnci, GS arafından konrol edilir ve FET, direnci konrol emek için gerilimin kullanıldığı gerilim-ayarlı direnç (R) gibi davranır. Şekil 9-1-5(b) de, FET in gerilim konrollü direnç olarak çalışması için uygun olan düşük seviye bölgesindeki yükselme parçası göserilmişir. Her bir eğrinin eğimi R ds yi emsil eiği için R ds nin GS konrol geriliminin bir fonksiyonu olup olmadığı anlaşılabilir. Örmeğin GS = 0 için eğim çok fazla ve direnç minimumken, GS =-6 için eğim çok düşük ve direnç maksimumdur. Şekil 9-1-5(b) de göserilen FET direncinin konrol gerilimine bağlı değişimi, Şekil 9-1-5(c) deki eğri ile de göserilebilir. Burada r d nin GS ile birlike arığı ancak bu arışın doğrusal olmadığı açıkça görülmekedir. (a) Omik bölge (b) Omik bölgede I D - DS eğrisi (c) r d - GS eğrisi Şekil R olarak kullanılan FET'in çalışma durumu 9-5

6 KULLANILACAK ELEMANLAR 1. KL Temel Elekrik Devresi Laborauarı 2. KL FET Devre Deney Modülü 3. Mulimere 4. Osiloskop DENEYİN YAPILIŞI A. Kendinden Öngerilimli Orak Kaynak JFET Yükseleci 1. KL modülünü, KL Temel Elekrik Devreleri Deney Düzeneğinin üzerine koyun ve c bloğunun konumunu belirleyin. 2. Şekil daki devre ve Şekil deki bağlanı diyagramı (# işareli klips hariç) yardımıyla gerekli bağlanıları yapın. KL Düzeneğindeki sabi 12DC güç kaynağını, KL modülüne bağlayın. R D, R12(3.3KΩ) dir. 3. DC volmere kullanarak, DS, GS ve D yi ölçün ve Tablo 9-1-1'e kaydedin. 4. KL Düzeneğinin üzerindeki Fonksiyon Üreecini kullanarak, IN (TP1) ucuna 1KHz lik bir sinüzoidal işare uygulayın. OUT1 (TP5) çıkış ucuna osiloskop bağlayın. 5. Osiloskop ekranında görünülenen çıkış dalga şekli bozulmayacak şekilde, sinüzoidal sinyalin genliğini arırın. IN ucundaki giriş dalga şeklini ve OUT1 ucundaki çıkış dalga şeklini ölçün ve Tablo 9-1-1'e kaydedin. Giriş ve çıkış sinyalleri arasındaki farz farkını karşılaşırın. A yi hesaplayın. 6. R12 (3.3KΩ) ile akaç arasındaki klipsi çıkarın. R D değerini R12 den R16 (6.8KΩ) ya değişirmek için # işareli klipsi devreye yerleşirin. 3. adımdan 5. adıma kadar olan işlemleri ekrarlayın. 9-6

7 7. Yeniden R D =R12 (3.3KΩ) yapın ve C3 (22μF) ü devre dışı bırakın. 3. adımdan 5. adıma kadar olan işlemleri ekrarlayın. R12 DS GS D Av = opp ipp Giriş/çıkış arasındaki faz farkı 3.3K GİRİŞ ÇIKIŞ R16 DS GS D Av = opp ipp Giriş/çıkış arasındaki faz farkı 6.8K GİRİŞ ÇIKIŞ 9-7

8 GİRİŞ C3 DS GS D Bağlı değil Av = opp ipp Giriş/çıkış arasındaki faz farkı ÇIKIŞ Tablo Şekil Kendinden öngerilimli orak-kaynak yükseleci 9-8

9 Şekil Bağlanı diyagramı (KL blok c) B. Gerilim Bölücülü Öngerilimli Orak Kaynak JFET Yükseleci 1. Şekil deki devre ve Şekil daki bağlanı diyagramı yardımıyla gerekli bağlanıları yapın. KL Düzeneğindeki sabi 12DC güç kaynağını, KL modülüne bağlayın. 2. DC volmere kullanarak, DS ve GS yi ölçün ve Tablo 9-1-2'ye kaydedin. 3. KL Düzeneğinin üzerindeki Fonksiyon Üreecini kullanarak, IN (TP1) ucuna 1KHz lik bir sinüzoidal işare uygulayın. OUT1 (TP5) çıkış ucuna osiloskop bağlayın. 4. Osiloskop ekranında görünülenen çıkış dalga şekli bozulmayacak şekilde, sinüzoidal sinyalin genliğini arırın. IN ucundaki giriş dalga şeklini ve OUT1 ucundaki çıkış dalga şeklini ölçün ve Tablo 9-1-2'ye kaydedin. Giriş ve çıkış sinyalleri arasındaki farz farkını karşılaşırın. A yi hesaplayın. 5. # işareli klipsi çıkararak C3'ü devre dışı bırakın ve 2. adımdan 4. adıma kadar olan işlemleri ekrarlayın. 9-9

10 DS GS C3 DS GS C3 22µF Bağlı değil GİRİŞ ÇIKIŞ Av = opp ipp Giriş/çıkış arasındaki faz farkı Tablo Şekil Gerilim bölücü öngerilimli orak kaynak yükseleç 9-10

11 Şekil Bağlanı diyagramı (KL blok c) SONUÇLAR Bu deneyde, orak kaynaklı JFET yükselecin giriş ve çıkış sinyalleri arasındaki faz farkı ve gerilim kazancı ölçülmüşür. Orak emeörlü ransisörlü yükseleçe olduğu gibi, giriş ve çıkış sinyalleri arasında 180 o faz farkı vardır. Gerilim kazancı, R D 'nin büyüklüğüne bağlıdır. R D değeri büyüdükçe, gerilim kazancı da armakadır (A =g m R d ',R d '=r d //R D ). Bunun yanında, kaynak köprüleme kondansaörü de gerilim kazancını ekilemekedir. Eğer köprüleme kondansaörü devre dışı bırakılırsa, negaif geribesleme oraya çıkığı için, orak kaynak yükselecin gerilim kazancı azalır. 9-11

12 DENEY 9-2 Orak-Akaçlı (CD) JFET Yükseleç DENEYİN AMACI 1. Orak-akaçlı JFET yükselecin öngerilim düzenlemesini anlamak. 2. Orak-akaçlı JFET yükselecin saik ve dinamik karakerisiklerini ölçmek. GENEL BİLGİLER JFET li orak-akaç yükseleç devresi Şekil 9-2-1'de göserilmişir. Bu yükselecin özellikleri orak kollekörlü ransisörlü yükseleç ile benzerdir. Orak akaçlı yükselecin ac karakerisikleri: Av = o s μ = 1 1+ μ (1'den biraz küçük) Rd + rd Zo = çok küçükür, Zo =Zo//Rs 1 + μ Çıkış sinyalinin fazı giriş sinyaliyle aynıdır. Z i çok büyükür (Z i = ). (a) Devre (b) AC eşdeğer devre Şekil Orak akaçlı JFET yükseleci 9-12

13 KULLANILACAK ELEMANLAR 1. KL Temel Elekrik Devresi Laborauarı 2. KL FET Devre Deney Modülü 3. Osiloskop DENEYİN YAPILIŞI A. Kendinden Öngerilimli Orak-Akaçlı JFET Yükseleci 1. KL modülünü, KL Temel Elekrik Devreleri Deney Düzeneğinin üzerine koyun ve c bloğunun konumunu belirleyin. Şekil deki devre ve Şekil eki bağlanı diyagramı yardımıyla gerekli bağlanıları yapın. KL Düzeneğindeki 12DC sabi güç kaynağını, KL modülüne bağlayın. 2. DC volmere kullanarak, G, S ve GS yi ölçün. G = S = GS = 3. KL Düzeneğinin üzerindeki Fonksiyon Üreecini kullanarak, IN (TP1) ucuna 1KHz lik bir sinüzoidal işare uygulayın. OUT2 (TP6) çıkış ucuna osiloskop bağlayın. 4. Osiloskop ekranında görünülenen çıkış dalga şekli bozulmayacak şekilde, sinüzoidal sinyalin genliğini arırın. IN ucundaki giriş dalga şeklini ve OUT2 ucundaki çıkış dalga şeklini ölçün ve Tablo 9-2-1'e kaydedin. Giriş ve çıkış sinyalleri arasındaki farz farkını karşılaşırın. A yi hesaplayın. 9-13

14 GİRİŞ ÇIKIŞ Av = opp ipp Giriş/çıkış arasındaki faz farkı Tablo Şekil

15 Şekil Bağlanı diyagramı (KL blok c) B. Gerilim Bölücülü Öngerilimli Orak Akaç JFET Yükseleci 1. Şekil eki devre ve Şekil eki bağlanı diyagramı yardımıyla gerekli bağlanıları yapın. KL Düzeneğindeki 12DC sabi güç kaynağını, KL modülüne bağlayın. 2. DC volmere kullanarak, G, S ve GS yi ölçün. G = S = GS = 3. KL Düzeneğinin üzerindeki Fonksiyon Üreecini kullanarak, IN (TP1) ucuna 1KHz lik bir sinüzoidal işare uygulayın. OUT2 (TP6) çıkış ucuna osiloskop bağlayın. 4. Osiloskop ekranında görünülenen çıkış dalga şekli bozulmayacak şekilde, sinüzoidal sinyalin genliğini arırın. IN ucundaki giriş dalga şeklini ve OUT2 ucundaki çıkış dalga şeklini ölçün ve Tablo 9-2-1'e kaydedin. Giriş ve çıkış sinyalleri arasındaki farz farkını karşılaşırın. A yi hesaplayın. 9-15

16 GİRİŞ ÇIKIŞ Av = opp ipp Giriş/çıkış arasındaki faz farkı Tablo Şekil

17 Şekil Bağlanı diyagramı (KL blok c) SONUÇLAR Bu deneyde, orak-akaçlı JFET yükselecin giriş ve çıkış sinyalleri arasındaki faz farkı ve gerilim kazancı ölçülmüşür. Orak kollekörlü yükseleçe olduğu gibi, giriş ve çıkış sinyalleri arasında faz farkı yokur (0 o ). Orak-akaçlı JFET yükselecin gerilim kazancı 1'den biraz küçükür. 9-17

18 DENEY 9-3 Orak Kaynaklı (CS) MOSFET Yükseleç DENEYİN AMACI 1. Orak kaynaklı MOSFET yükselecin öngerilim düzenlemesini anlamak. 2. Orak kaynaklı MOSFET yükselecin dinamik karakerisiklerini ölçmek. GENEL BİLGİLER Şekil de, n-kanallı kanal ayarlamalı MOSFET için gerilim bölücülü öngerilim devresi göserilmişir. Thevenin eoreminden, GQ = DD R G1 R G2 + R G2 GSQ = G - S = G DSQ = DD - I D (R S + R D ) I DQ = I DSS (1 GS P 2 ) Şekil N-kanallı kanal ayarlamalı MOSFET için gerilim bölücülü öngerilim devresi 9-18

19 KULLANILACAK ELEMANLAR 1. KL Temel Elekrik Devresi Laborauarı 2. KL FET Devre Deney Modülü 3. Osiloskop DENEYİN YAPILIŞI A. Kendinden Öngerilimli Orak-Kaynaklı MOSFET Yükseleç 1. KL modülünü, KL Temel Elekrik Devreleri Deney Düzeneğinin üzerine koyun ve d bloğunu belirleyin. Şekil deki devre ve Şekil eki bağlanı diyagramı yardımıyla gerekli bağlanıları yapın. KL Düzeneğindeki sabi 12DC güç kaynağını, KL modülüne bağlayın. 2. KL Düzeneğindeki Fonksiyon Üreecini kullanarak, IN ucuna 1KHz lik bir sinüzoidal işare uygulayın. OUT çıkış ucuna osiloskop bağlayın. 3. Osiloskop ekranında görünülenen çıkış dalga şekli bozulmayacak şekilde, sinüzoidal sinyalin genliğini arırın. IN ucundaki giriş dalga şeklini ve OUT ucundaki çıkış dalga şeklini ölçün ve Tablo 9-3-1'e kaydedin. Giriş ve çıkış sinyalleri arasındaki farz farkını karşılaşırın. A yi hesaplayın. 4. # işareli klipsi çıkararak C7(22µF)'yi devre dışı bırakın. 2. ve 3. adımdaki işlemleri ekrarlayın. 9-19

20 C7=22µF C7 bağlı değil GİRİŞ ÇIKIŞ Av = opp ipp Giriş/çıkış arasındaki faz farkı Tablo Şekil Kendinden öngerilimli MOSFET CS yükseleç 9-20

21 Şekil Bağlanı diyagramı (KL25005 blok d) B. Gerilim Bölücülü Öngerilimli Orak-Kaynak JFET Yükseleci 1. Şekil eki devre ve Şekil eki bağlanı diyagramı yardımıyla gerekli bağlanıları yapın. KL Düzeneğindeki sabi 12DC güç kaynağını, KL modülüne bağlayın. 2. KL Düzeneğindeki Fonksiyon Üreecini kullanarak, IN ucuna 1KHz lik bir sinüzoidal işare uygulayın. OUT çıkış ucuna osiloskop bağlayın. 3. Osiloskop ekranında görünülenen çıkış dalga şekli bozulmayacak şekilde, sinüzoidal sinyalin genliğini arırın. IN ucundaki giriş dalga şeklini ve OUT ucundaki çıkış dalga şeklini ölçün ve Tablo 9-3-2'ye kaydedin. Giriş ve çıkış sinyalleri arasındaki farz farkını karşılaşırın. A yi hesaplayın. 4. # işareli klipsi çıkararak C7(22µF)'yi devre dışı bırakın. 2. ve 3. adımdaki işlemleri ekrarlayın. 9-21

22 C7=22µF C7 bağlı değil GİRİŞ ÇIKIŞ Av = opp ipp Giriş/çıkış arasındaki faz farkı Tablo Şekil Gerilim bölücülü öngerilimli MOSFET CS yükseleç 9-22

23 Şekil Bağlanı diyagramı (KL25005 blok d) SONUÇLAR Bu deneyde orak kaynaklı MOSFET yükselecin giriş ve çıkış sinyalleri arasındaki faz farkı ve gerilim kazancı ölçülmüşür. Orak kaynaklı JFET yükselecinde olduğu gibi, orak kaynaklı MOSFET yükselecin giriş ve çıkış sinyalleri arasında da 180 o faz farkı vardır. Bunun yanında, kaynak köprüleme kondansaörü de gerilim kazancını ekilemekedir. Eğer köprüleme kondansaörü devre dışı bırakılırsa, negaif geribesleme oraya çıkığı için, orak kaynaklı MOSFET yükselecin gerilim kazancı azalır. 9-23