Ek 20: Digital Design Bologna

Transkript

1 DERS ÖĞRETİM PLANI Dersin Adı Sayısal Tasarım Dersin Kodu EE 03 Dersin Türü (Zorunlu, Seçmeli) Zorunlu Dersin Seviyesi (Ön Lisans, Lisans, Y.Lisans, Doktora) Lisans Dersin AKTS Kredisi 5 Haftalık Ders Saati (Kuramsal) 3 Haftalık Uygulama Saati 0 Haftalık Laboratuar Saati Dersin Verildiği Yıl Dersin Verildiği Yarıyıl (Ders her iki yarıyıl veriliyorsa yıllık ders olarak belirtilmesi gerekir) Dersin Öğretim Üyesi (Üyeleri) Öğretim Sistemi (Örgün Eğitim, Uzaktan Eğitim) Eğitim Dili (Türkçe, İngilizce, Almanca) Yrd. Doç. Dooyoung Hah Örgün Öğretim İngilizce Dersin Ön Koşulu Olan Ders(ler) (Ön Koşul olan dersler Yok ya da bu dersi başarmak için alınmış olması önerilen dersler varsa yazılması gerekir. Ön koşul ders yoksa yok diye belirtilmesi gerekir.) Ders İçin Önerilen Diğer Hususlar (Ders için önerilen Yok konular varsa yazılması, yoksa yok diye belirtilmesi gerekir.) Staj Durumu (Bu dersle ilgili herhangi bir staj Yok uygulaması varsa yazılması, yoksa yok diye belirtilmesi gerekir.) Bu dersin amacı; öğrencilere dijital sistemlerin temel yapı taşlarını ve çalışma prensiplerini öğretmek, birleşik ve sıralı devrelerin, yazmaç ve hafızaların, programlanabilir mantık düzeneklerinin çalışma prensiplerini, kullanımlarını ve tasarım tekniklerinin anlatılmasıdır. Dijital sistemlerin yapı taşlarını sistem tasarımına uygulama ve bilgisayar destekli tasarım DERSİN AMACI becerisi kazandırmaktır. FPGA devre tasarımı yazılımlarının kullanımlarına alıştırmaktır. Sayısal sistemlerde donanım tanımlama dillerinin kullanımının anlaşılmasıdır. Laboratuvar deneyleri ve dönem projeleri ile dijital sistemlerin konuları hakkında birinci elden tecrübe sahibi olunmasıdır.

2 1. Bir sayıyı, bir sayı sisteminden diğer bir sayı sistemine çevirebilme. Değişik sayı sistemlerinde, işaretli ve işaretsiz sayılar ile işlem yapabilme becerisi kazanma 3. Mantık kapılarının çalışma prensiplerini kavrayabilme 4. Dijital ifadelerin sadeleştirilmesi tekniklerini kavrayabilme 5. Kodlayıcı, kod çözücü ve çoklayıcıların çalışma prensiplerini kavrayabilme 6. Ardışık devrelerin çalışma prensiplerini kavrayabilme ÖĞRENME ÇIKTILARI 7. Yazmaçların ve sayıcıların çalışma prensiplerini kavrayabilme DERSİN İÇERİĞİ HAFTALIK AYRINTILI DERS İÇERİĞİ (YARIYILLIK DERSLER İÇİN ARASINAV VE FİNAL SINAVLARI DAHİL EDİLEREK 16 HAFTALIK, YILLIK DERSLER İÇİN ARASINAV VE FİNAL SINAVLARI DAHİL EDİLEREK 30 HAFTALIK) 8. Senkron ve asenkron devrelerin çalışma prensiplerini kavrayabilme 9. Devre tasarımlarını en verimli ve ekonomik biçimde yapabilme becerisi kazanma 10. Dijital sistemler alanındaki gelişmeleri izleyebilme 11. Bu deneylerde gerekecek, araç ve gereçleri kullanma becerisini kazanabilme 1. Analiz ve sentez işlemleri sonucunda elde edilen verileri; rapor halinde sunup, yorumlayabilme. Sayı Sistemleri Aritmetik işlemler Mantık Kapıları Karnough Diyagramları Kombinasyonel Devre Tasarımı Flip-Floplar Birleşimsel Devre Tasarımı Kaydediciler ve Sayıcılar HAFTA Teorik Dersler KONULAR Uygulama Sayı sistemleri, Aritmetik İşlemler, Sayıların Farklı Tabanlarda Temsili FPGA Tanıtım Alfa-Nümerik Kodlar, Bool Cebri, VHDL Programlamaya Fonksiyonlar ve Farklı Temsil Yolları Giriş - 1 Karno Diyagramları, Fonksiyon VHDL Programlamaya Sadeleştirmeleri, Pariteler ve Giriş - Kullanımları Dijital Mantık Aileleri, CMOS yapı ile Şematik kullanarak Fonksiyon, Kapı ve Devre Tasarımları Temel Mantık Fonksiyonu Deneyi Bileşimsel Devreler, Tasarım VHDL ile Kod Çözücü Konuları, Bilgisayar-Destekli Tasarım Tasarım Deneyi Donanım Tanımlama Dilleri (HDL), VHDL ile 3 Bit Toplayıcı Analiz Yöntemleri, Simülasyonlar Tasarım Deneyi Kodlayıcılar, Kod-Çözücüler, VHDL ile Çoğullayıcı Çoğullayıcılar, İkili sistemde 4 işlem Tasarım Deneyi 8 Vize Sınavı Vize Sınavı 9 Toplayıcılar, Çıkarıcılar, HDL-VHDL- Verilog Gösterimleri VHDL Flip-Flop Tasarımı

3 Laçler, Flip-Floplar, Sıralı Devre Analizi, Durum Diyagramları Durum Tabloları, Uyarma Tabloları, Sıralı Devre Tasarımı Sıralı Devreler için HDL-VHDL- Verilog Gösterimleri Yazmaçlar, İleri-Geri Sayıcılar, HDL- VHDL-Verilog Gösterimleri VHDL Asenkron Sayıcı Tasarım Deneyi VHDL Yukarı/Aşağı Sayıcı Tasarım Deneyi VHDL Yazmaç Tasarım Deneyi VHDL Yazmaç Tasarım Deneyi 14 RAM lar, ROM lar Telafi deneyleri 15 Programlanabilir Mantık Teknoloji ve Devreleri Telafi deneyleri 16 Final Sınavı Final Sınavı DERS KİTABI/ MALZEMESİ/ ÖNERİLEN KAYNAKLAR DERS KİTABI: 1. M.Morris Mano, Charles Kime, Logic and Computer Design Fundamentals, Prentice Hall nd Ed., 000. YARDIMCI KİTAPLAR: 1. Pedroni, Volnei A., Circuit Design with VHDL, MIT Press Cambridge, Massachusetts London, England, Thomas C. Floyd, Digital Fundamentals, Prentice Hall, DEĞERLENDİRME Yarıyıl (Yıl) İçi Etkinlikleri Sayısı Katkı Yüzdesi % Laboratuar Vize Laboratuar Finali Laboratuar Performans Dönem Projesi 1 0 Ara Sınav 1 0 Final Sınavı 1 30 TOPLAM 100 Yarıyıl (Yıl) İçi Etkinliklerinin Başarı Notuna Katkısı 70 Yarıyıl (Yıl) sonu sınavının Başarı Notuna Katkısı 30 TOPLAM 100

4 Dersin Öğrenme, Öğretme ve Değerlendirme Etkinlikleri Çerçevesinde İş yükünün Hesaplanması Etkinlikler Sayısı Süresi (saat) Toplam İş Yükü (saat) Ders Ders (Laboratuar) 1 4 Derste anlatılanların tekrarlanması Internet çalışması / kütüphane çalışması 1 Proje tasarımı ve simülasyon uygulaması Projenin devre kurulumu ve çalıştırılması Proje Raporu hazırlama 1 Laboratuvar önçalışma ve deney raporu hazırlama Laboratuar vize sınavı hazırlık Laboratuar vize sınavı 1 Ders ara sınav hazırlık ve arasınav Uygulama final sınavına hazırlık Uygulama final sınavı 1 Final sınavı hazırlık ve Final Sınavı TOPLAM AKTS KREDİSİNİN HESAPLANMASI 154/30 5 Program ve Öğrenme Çıktıları İlişkisi* Ders Öğrenme Çıktıları Program Çıktıları ÖÇ ÖÇ ÖÇ ÖÇ ÖÇ ÖÇ ÖÇ ÖÇ ÖÇ

5 ÖÇ ÖÇ ÖÇ *Katkı düzeyi: 1 Çok düşük, Düşük, 3 Orta, 4 Yüksek, 5 Çok yüksek YARIYIL VE YILLIK AKTS KREDİSİ VE İŞ YÜKÜ l Bir dönem 30 AKTS kredisi saat l Bir yıl 60 AKTS kredisi saat l Buna göre 1 AKTS kredisi = 5 30 saatlik iş yüküne karşılık gelmektedir

6 INDIVIDUAL COURSE DESCRIPTION Course unit title Digital Design Course unit code EEE 03 Type of course unit(compulsory, optional) Level of Course Unit (Short cycle, first cycle, second cycle, third cycle) Number of ECTS Credits Allocated 5 Theoretical (hour/week) Practice (hour/week) 0 Laboratory (hour/week) Year of Study Compulsory First Cycle Semester when the course unit is delivered Name of Lecturer(s) Mode of Delivery (face-to-face, Distance Learning) Language of Instruction (Turkish, English, German) Prerequisities and co-re-requisities (Ön Koşul olan dersler ya da bu dersi başarmak için alınmış olması önerilen dersler varsa yazılması gerekir. Ön koşul ders yoksa yok diye belirtilmesi gerekir.) Recommended Optional Programme Components (Ders için önerilen konular varsa yazılması, yoksa yok diye belirtilmesi gerekir.) Work Placement(s) (Bu dersle ilgili herhangi bir staj uygulaması varsa yazılması, yoksa yok diye belirtilmesi gerekir.) Objectives of the Course LEARNING OUTCOMES Assist. Prof. Dooyoung Hah Face-to-face English None None None To make the students understand the building blocks of digital systems. Understand the operation principles, usage, and design techniques of combinational and sequential circuits, registers and memories, programmable logic arrays. Get familiar with the usage of FPGA programming software. Understand the usage of hardware description languages in digital systems. Have a first hand experience about the topics of digital systems through laboratory experiments and semester projects. To provide an opportunity for students to 1. be able to convert a number from one base system to another. be able to make operations with signed and unsigned numbers in various bases. 3. be able to understand the operating principles of logic gates 4. be able to understand the simplifications of digital expressions 5. be able to understand the operating principles of decoders, encoders and multiplexers 6. be able to understand the operating principles of sequential circuits 7. be able to understand the operating principles of registers and

7 counters 8. be able to understand the operating principles of synchronous and asynchronous digital circuits 9. gain the ability to make most efficient and economical circuit design COURSE CONTENT WEEKLY DETAILED COURSE CONTENT (Yarıyıllık Dersler İçin Arasınav Ve Final Sınavları Dahil Edilerek 16 Haftalık, Yıllık Dersler İçin Arasınav Ve Final Sınavları Dahil Edilerek 30 Haftalık) 10. be able to review the developments in this field 11. be able to use the instruments and tools required for the experiments 1. be able to report and discuss the results coming from the analysis and synthesis processes. Number Systems Binary Logic and Algebraic Manipulation Combinational Logic Circuits Karnough Diagrams Combinational Logic Design Flip-Flops Sequental Circuits Registers and Counters WEEK Theoretical Number Systems, Arithmetic Operations, Conversion from Decimal to Other Bases Alphanumeric Codes. Boolean Algebra, Map Simplifications SUBJECTS Parity Generation and Checking, Karnough Maps, Binary Logic and Gates, Digital Logic Families, Map Simplification, Combinational Circuits, Design Topics, Computer-Aided Design, Hardware Description Languages (HDL), Analysis Procedure, Logic Simulation, Decoders, Encoders, Multiplexers, Algebric Manipulation Practice Introduction to FPGA Introduction to VHDL - 1 Introduction to VHDL - Using Schematic Basic Logic Function Decoder Design 3 - Bits Adder Design a Multiplexer Design 8 Midterm Exam Lab. Midterm Exam 9 10 Binary Adders, Binary Subtraction, Binary Multipliers, HDL Representations VHDL - Verilog. Latches, Flip-Flops, State Diagrams, Sequential Circuit Analysis, a JK Flip-Flop Design An asynchronous Counter Design 11 State Tables, Excitation Tables, Sequential Circuit Design, Designing with Flip-Flops, An Up/Down Synchronous Counter Design

8 HDL Representation for Sequential Circuits-VHDL- Verilog. Registers, Ripple Counter, Synchronous Binary Counters, Other Counters, HDL Representation for Shift Registers and Counters-VHDL- Verilog. RAMs, RAM ICs, Three-State Buffers Programmable Logic Technologies, ROMs, PLAs, PALDs, VLSI PLDs. A Register Design A Shifter Design Make up experiments Make up experiments 16 Final Exam Lab. Final Exam Recommended or Required Reading TEXTBOOK: 1. M.Morris Mano, Charles Kime, Logic and Computer Design Fundamentals, Prentice Hall nd Ed., 000. RECOMMENDED BOOKS: 1. Pedroni, Volnei A., Circuit Design with VHDL, MIT Press Cambridge, Massachusetts London, England, Thomas C. Floyd, Digital Fundamentals, Prentice Hall, ASSESSMENT Term (or Year) Learning Weight, % Activities Quantity Laboratory Midterm Exam Laboratory Final Exam Laboratory Performance Project 1 0 Midterm Exam 1 0 Final Exam 1 30 TOTAL 100 Contribution of Term (year) Learning Activites to Success 70 Grade Contribution of Final Exam to Success Grade 30 TOTAL 100 Planned Learning Activities, Teaching Methods, Evaluation Methods and Student Workload Activities Quantity Duration (hour) Total Work Load (hour)

9 Lectures Lectures (Laboratory) 1 4 Repetition of the Topics Internet study / library study 1 Project design and simulation Set up the project and run the circuit Report preparation 1 Presentation preparation Laboratory quiz Quiz preparation 1 Midterm exam preparation and Exam Laboratory final exam preparation Laboratory final exam 1 Final exam preparation and Final exam TOTAL ECTS Credits 154/30 5 Contribution of Learning Outcomes to Programme Outcomes* Programme Outcomes Learning Outcomes LO LO LO LO LO LO LO LO LO LO LO LO * Contribution level: 1 Very Low, Low, 3 Medium, 4 High, 5 Very High