ENTEGRE DEVRE TASARIMI

Transkript

1 ENTEGRE DEVRE TASARIMI Hazırlayan Doç. Dr. Halil İbrahim ESKİKURT SAÜ TEKNOLOJİ FAKÜLTESİ 2016

2 Entegre Devre Tasarım Metodolojileri Bölüm 1 BÖLÜM 1 ENTEGRE DEVRE TASARIM METODOLOJİLERİ 1.1 Giriş : Temel olarak sayısal devrelerde kullanılan ve oldukça yaygın olan bir bağlantı, kanal oluşturmalı PMOS ve NMOS transistörlerini tümler veya diğer adıyla CMOS elemanda birleştiren bir bağlantıdır. Şekil 1.1 de temel CMOS bağlantısı gösterilmiştir. Giriş, PMOS ve NMOS transistörlerinin ortak geçitlerine bağlıdır. Pozitif bir giriş gerilimi PMOS u kapalı, NMOS u açık duruma getirerek, çıkışta 0V verecektir. Düşük değerli bir giriş gerilimi buna karşılık PMOS u açık, NMOS u kapalı duruma getirerek, çıkış gerilimini +V DD ye çıkaracaktır. Giriş ve çıkış gerilimleri arasındaki ilişkiyi gösteren bir grafik Şekil 1.2 de gösterilmiştir. Şekil 1.1 Temel CMOS bağlantısı. Şekil 1.2 CMOS un giriş/çıkış ilişkisi Giriş gerilimi düşük olduğu zaman NMOS transistörü kapalı kalırken PMOS transistörü açık duruma ön gerilimlenir ve çıkış besleme gerilimi düzeyi, +V DD ye çıkar. Giriş gerilimi arttıkça, Şekil 1.2 de gösterildiği gibi, giriş gerilimi NMOS transistörünü açık hale getirecek düzeye ulaşıncaya kadar durum korunur. Daha sonra çıkış gerilimi, PMOS elemanı tamamen açılıp ve NMOS transistörün kapanmaya başlarken hızla 0V a düşer. 1

3 Entegre Devre Tasarım Metodolojileri Bölüm 1 Gerilimin +V DD den 0V a düştüğü veya 0V tan +V DD ye yükseldiği kısa bir süre dışında, PMOS ve NMOS transistörlerinin seri bağlantısındaki transistörlerinden biri kapalıdır ve besleme kaynağından akım çekilmez. Yüksek ve alçak çıkış düzeyleri arasında kalan kısa anahtarlama süresi dışında (yani biri açık diğeri kapalı duruma geçerken her iki transistörün açık olduğu süre dışında) CMOS devresi besleme kaynağından güç çekmeden yüksek veya alçak çıkış ile çalışmaktadır. Aslında bir CMOS devresinin güç tüketimi dc koşullarında sıfır olup, uygulanan sinyalin frekansıyla birlikte devre daha sık anahtarlama yaptığından bu tüketim artacaktır. CMOS lar ağırlıklı olarak sayısal devrelerde kullanılır ve besleme kaynağından çok az güç çekerken 0V veya +5V luk bir çıkış sağlar. Düşük güçlü entegre devrelerin çoğunluğu CMOS transistörleri ile yapılmıştır. 1.2 Uygulama Yaklaşımları Bir mikro elektronik tasarımın uygulanabilirliği ve kullanılabilirliği performans, hız, güç tüketimi, fiyat ve üretim hacmi gibi birbiriyle çatışan birçok faktöre bağlıdır. Örneğin bir mikroişlemcinin piyasada rekabet edebilmesi için performansta üstün, fiyatta düşük olması gerekir. Ancak bu iki amaç birden başarılırsa geniş satış hacimlerine ulaşılabilir. Yüksek üretim fiyatı ve yüksek performans aralarında dengeye ulaştığı zaman birçok parça üretilebilir. Radar veya uzay sistemleri uygulamaları başka bir senaryo sunar. Performans kritik olduğundan yüksek performans custom teknikler arzu edilir. Üretim hacmi düşüktür, ama fiyat gayet yüksektir ve fiyatın yüksek olması sorun değildir. Sonuç olarak, dijital tasarımların çoğu performansta değil, integrasyon yoğunluğunda rekabet ederler. Bu koşullar altında, dijital tasarım kullanılarak, performansı arttıran, tasarım zamanını minimuma indiren ilerlemiş tasarım otomasyon teknikleri ile tasarım maliyeti de düşürülür. Yukarıda bahsedilen tasarım değişkenleri tasarımcıyı isteğe farklı uygulama yaklaşımlarına teşvik ederken, üretimi de el ile değil tam programlanabilir sistemlerle yapmaya teşvik eder. Şekil 1.3 farklı tasarım metodolojilerinin detaylı krokisini göstermektedir. Dijital Devre Uygulama Yaklaşımları Custom (İsteğe Uyarlanmış) Semi Custom (Yarı İsteğe Uyarlanmış) Hücre-Tabanlı Dizi-Tabanlı Standart hücreler Derlenmiş hücreler Makro Hücreler Pre-Diffused (Ön Difüzyonlu) Kapı Dizileri Pre-wired (Ön bağlamalı) FPGA Şekil 1.3 Dijital Entegre devreler için uygulama yaklaşımları genel görünümü 2

4 Entegre Devre Tasarım Metodolojileri Bölüm Custom (İsteğe Uyarlanmış) Devre Tasarımı Performansın ve tasarım yoğunluğunun birincil öneme sahip olduğu uygulamalarda, tasarımcının fiziksel tasarımı ve devre topolojisini elle işlemekten (custom devre tasarımı) başka seçeneği yoktur. Bu yaklaşım dijital mikro elektroniğin ilk günlerinde tek seçenekti. Custom tasarım yaklaşımı mikro elektronik tasarımın ilk şeklidir ve diğer tasarım yaklaşımlarına öncülük eder. İntel 4004 mikroişlemcisinin mimarisini de bu yaklaşım oluşturmaktadır. Custom tasarım tamamıyla otomatik değildir. İnsan eliyle çoğu işlem yürütülür, masraflıdır, yapımı uzun zaman alır ve piyasada uzun süre kalır. Bu yaklaşım ancak aşağıdaki koşullar için düşünülebilir; Ürünler büyük hacimde satılıp maliyet amortize edilebilirse. Mikroişlemciler ve yarıiletken hafızalar bunun örneğidir. Custom blok birçok defa tekrar kullanılabilecekse. Örneğin bir kütüphane hücresi olarak. Fiyat birincil tasarım kriteri değilse. Uzay, radar ve askeri uygulamalarda olduğu gibi. Custom tasarım işleminde tasarım otomasyonu (bilgisayar) kullanımı düşük olmasına rağmen, bazı tasarım aygıtları (tools) vazgeçilmezdir. Devre simülatörleriyle birlikte, bu programlar tüm tasarım-otomasyon ortamının nüvesini teşkil eder Semi Custom (Yarı İsteğe Uyarlanmış) Devre Tasarımı Hücre-Tabanlı Tasarım Metodolojisi Custom-tasarım yaklaşımı tasarımcıyı engelleyici derecede pahalı olduğundan, tasarım sürecini kısaltan ve otomatikleştiren çeşitli yaklaşımlar ortaya çıkarılmıştır. Tasarımı otomatikleştirmek ve süreci kısaltmak performansı, birleşim yoğunluğunu ve fiyatı azaltacaktır. Tasarım kurallarına göre fiyatın ve birleşim yoğunluğunun azalması olumlu bir gelişmedir ancak performansın düşmesi üzücüdür. Bu bölümde, tüm yeni tasarımlarda kullanılan ve tüm üretim sürecinde gereksinim duyulan birkaç tasarım yaklaşımını inceleyeceğiz. Bir sonraki kısımda tartışılacak olan dizi-tabanlı yaklaşım tasarım süresini ve maliyeti daha ileri düzeyde azaltır. Bunu tasarım mantığının tamamının değiştirilmesi veya bir bölümünün değiştirilmesiyle yapar. Hücre-tabanlı tasarımın arkasında yatan fikir sınırlı kütüphane hücrelerini tekrar tekrar kullanarak uygulamada harcanan eforu azaltmaktır. Bu tasarım şeklinin avantajı hücrelerin bir kereye mahsus tasarlaması ve doğrulanması, ardından tekrar tekrar kullanılabilmesidir. Böylece tasarım maliyeti de amortize edilmiş olur. Hücre-tabanlı tasarımın dezavantajı ise kütüphanelerinin sınırlı doğasının iyi akortlu (hassas veya yüksek performanslı) tasarım olasılığını azaltmasıdır. Hücre-tabanlı yaklaşımlar kütüphane elemanlarının yapısına göre birçok sınıflandırmaya sokulabilir. Standart Hücre Standart-hücre yaklaşımı tasarım seviyesini lojik kapılara standardize eder. Değişik fan-in, fan-out alanlarına ve özelliklerine sahip geniş lojik kapı seçimi içeren bir kütüphane sağlar. Bu kütüphane inverter, AND/NAND, OR/NOR, EXOR/NXOR ve flip-flop lar gibi temel lojik işlevlerin yanında AND-OR- 3

5 Hücre Satırları Entegre Devre Tasarım Metodolojileri Bölüm 1 INVERTOR, MMX, tam toplayıcı, karşılaştırıcı, sayıcı, dekoderler ve encoderler gibi daha karmaşık işlevler içerir. Tasarım sadece kütüphanedeki mevcut hücreleri içeren şematik versiyonda yapılır. Layout bağlantıları otomatik olarak program tarafından yapılır. Bu yüksek seviye otomatiklik layout ayarlarının çok katı kurallar üzerine oturtulması ile mümkün kılınır. Standart hücre felsefesinde, Şekil 1.7 de resimlendiği gibi hücreler yönlendirme kanallarıyla birbirinden ayrılan satırlar halinde yerleştirilir. Bu yöntemin etkili olabilmesi için kütüphanedeki tüm hücrelerin özdeş yükseklikte olması gerekir. Hücre genişlikleri hücrelerin aralarında karmaşık varyasyonları mümkün kılması için değişebilir. Çizimde resimlendiği gibi, standart-hücre tekniği diğer layout yaklaşımlarıyla multiplier ve hafızalar gibi modüllerin birlikte çalışması için aralarında uyum gösterirler. Ancak lojik paradigmalar verimli ve kolayca adapte olamaz. Arabesleme hücresi Lojik Hücre Yönlendirme Kanalı Şekil 1.7 Standart-cell layout metodolojisi. Standart-hücre tasarım yöntemiyle icra edilmiş bir tasarım örneği Şekil 1.8 de gösterilmiştir. Bu yöntemin en önemli noktalarından biriside sinyali iç bağlantılarla yönlendirmektir. Ara bağlantı kalınlıklarını ve uzunluklarını minimuma indirmek standart hücre yerleştirme ve yönlendirme araçlarının (tools) en önemli amacıdır. Hat (tel) uzunluğunu kısaltmak için düşünülen bir yaklaşım aradan besleme (Şekil 1.7) yaklaşımıdır. Bu yaklaşım farklı satırdaki hücreleri hattı tüm satır etrafından dolaştırmadan birbirlerine bağlamayı mümkün kılar. Bir standart-hücre kütüphanesi tasarımı zaman alıcı bir iştir ve kütüphane birçok tasarımda kullanılırsa kendini fiyat olarak amortize edebilir. Kütüphanenin sınırlı özelliklerde elemanlar yerine (örneğin sınırlı sayıda fan-in değerine sahip elemanlar), daha geniş özelliklerde elemanlara sahip olması (örneğin 2,3,4,5,6- girişli NAND kapıları) daha faydalıdır. Her bir elemanın geniş akım-sürme kapasitesinin olabilmesi ve böylece daha çok çıkış transistörünü sürebilmesi pratik açıdan önemlidir. Kütüphanenin geniş olması tasarımı kolaylaştırırken, tasarımın özellikli elemanlardan dolayı çok alan kaplaması ve çok güç tüketmesi bir dezavantajdır. Aslında kütüphanedeki her bir hücrenin küçük, orta ve geniş kapasitesine sahip versiyonlarının oluşturulması avantaj ve dezavantaja sahip kütüphane genişliğinden daha verimli olabilir. 4

6 Entegre Devre Tasarım Metodolojileri Bölüm 1 Şekil 1.8 Tamamlanmış standart-cell tasarımı. Bir kütüphane oluşturma çalışmasında, tasarımı yapılan hücrenin detaylı bir dokümantasyonunu sunmak tam bir gerekliliktir. Bu dokümantasyon hücrelerin sadece layout özelliklerini değil, işlevselliğini, terminal konumlarını, gecikme zamanlarını, güç tüketimini, çıkış kapasitanslarını da içermesi gerekir. Bu verileri saptayarak tasarımcının hizmetine sunmak kütüphane oluşturma işleminin en zor kısmıdır. Standart-hücre yaklaşımı bu alanın ilk ürünlerinden olan PLA yerini almaya başlayan ardışıl durum makineleri ve rasgele-lojik fonksiyonların icrasında kullanıldığı için çok popüler oldu. Bu yer değiştirmenin ana nedeni daha ileri lojik sentez araçlarındaki (logic-synthesis tools) (ileride bahsedilecek) teknolojik ilerlemedir. Lojik sentez VHDL gibi diller, durum makineleri ve Boolean eşitlikleri kullanarak giriş seviyelerinin yüksek seviye özetlemesini yapar. Yani lojik sentez araçları minimum zaman gecikmesi, alan ve fiyat ilkesi fonksiyonlarını en net şekline indirir. Bu alanda ilk çalışma iki-seviye lojik minimizasyon olup bu PLA olarak uygulanmıştır. PLA lar düzenli bir yapı avantajına sahipken, yapımında az silikon kullanılması ve performansının ne iyi ne kötü olması dezavantajıdır. Multilevel lojik sentez ve yerleştirmeyönlendirme alanındaki yeni ilerlemeler dengeleri standart-hücre yaklaşımına eğdi. Uygulama özel devrelerin (ASIC) büyük bir kısmında ve mikroişlemciler gibi işlenen elemanların büyük bir kısmında bugün standarthücre metodolojisi kullanılarak üretilir. Derlenmiş Hücreler Kütüphane hücrelerini kullanarak bir uygulama yapmak küçümsenecek bir iş değildir. Kütüphane geniş olsa bile uyum sorunları çıkabilir. Performansı hedeflerken, hücreleri özelleştirmek ve transistör boyutlarını optimum boyutta ayarlamak ustalık ister. Tasarımda kullanılan yazılımların en önemli işlevi onlarca kapı içeren devreleri MOS layout formatına dönüştürmektir. Kaliteli otomatik layout dönüştürümü uzun bir süre zor olarak kabul edildi. İlk dönüştürüm kuralları katıydı ve Weinberger topolojisine dayanıyordu. Sonraki dönüştürüm kuralları daha esnek transistör yerleştirimine izin veriyor. Şimdi ulaşılmak istenen nokta insan eliyle yapılamayacak yoğunlukta layout şemalar üretebilmektir. Şekil 1.10 CLEO hücre derleyicisi ile 5

7 Entegre Devre Tasarım Metodolojileri Bölüm 1 oluşturulmuş rasgele bir lojik fonksiyonun layout tasarımını gösterir. Derleyiciye istenilen transistör boyutu ve lojik şema giriş olarak verilir. PMOS transistör genişliğinin (80/2) otomatik olarak nasıl paralel eleman çiftlerine dönüştürüldüğüne dikkat edin. Bu paralel dönüştürme hücre yüksekliğini düşürmeye ve layout yoğunluğunu arttırmaya yardım eder. Hücre derlemesi genellikle transistör boyutlandırma ve otomatik net liste sentezi ile ilgilidir. (a) Devre şeması (Transistörler PMOS, NMOS tur ve boyutları eklenmiştir.) (b) Genel layout Şekil 1.10 CLEO hücre derleyicisi ile yapılış random-lojik layout. Modül Oluşturucuları (Module Generators) Lojik kapı seviyelerini standartlaştırmak rasgele lojik fonksiyonlar için caziptir, ama kaydırıcılar, toplayıcılar, çarpıcılar, veri yolları, PLA lar ve hafızalar gibi yapılar için verimsiz hale döner. Bu hesaplama ve hafıza modüllerinde birincil tasarım amaçlarından birisi iç düğümlerin ve birbirine yakın iletken yolların oluşturduğu parazitlik kapasitansı minimum tutmaktır. Bu amacı, ana bağlantı ağlarının yönlendirme kanalları kullanımıyla gerçekleştirilmesine dayanan standart-hücre yaklaşımıyla, başarmak çok zordur. Ayrıca, standart-hücre tekniği bahsedilen tüm modüllerde içsel düzenliliği ihmal eder (ara beslemelerden dolayı). Bu durumda kalıplaşmış custom (isteğe bağlı) tasarım (structured custom design) olarak adlandırılan farklı bir layout oluşturma tekniği kullanmak avantajlı olur. Yapıdaki düzenliliğin doğasına dayanarak 6

8 Entegre Devre Tasarım Metodolojileri Bölüm 1 modülleri oluşturan tekniklerden ikisine değineceğiz. Bunlar makrohücre oluşturucuları ve veri yolu derleyicileri. 1. Makrohücre oluşturucuları (Macrocell Generators) Çarpıcılara, PLA lara ve hafızalara benzeyen elemanlar iki-boyutlu dizi topolojisinde önceden tasarlanmış yaprak-hücrelerin birleştirilmesiyle kolayca inşa edilirler. Tüm ara bağlantılar birleştirme ile yapılır ve eğer tasarım doğruysa hiçbir ekstra yönlendirmeye ihtiyaç duyulmaz ve buda parazitik kapasitansı minimuma indirir. Elde-tutan çarpıcı böyle bir konfigürasyon örneğidir. Tüm diziler en az sayıda hücre ile özelliklede elde-tutan ve vektör-merging toplayıcı hücreleri ile düzenlenebilir. Oluşturucunun kendisi dizide çeşitli yaprak-hücrelerinin konumunu belirleyen basit bir yazılım programı olarak düşünülebilir. Bu oluşturucular tipik olarak parametre edilebilir. Bunun anlamı oluşturucu 4 x 4 veya 32 x 16 çarpıcılar gibi çeşitli modüller oluşturmada kullanılabilir. 2. Veriyolu Derleyicileri (Datapath Compilers) Veri yolları bir noktadan diğer bir noktaya sinyali ileten hatlardır. Bit-dilimli yaklaşım bir boyutta düzenlilik sağlar. Bir N-bit veriyolu aynı dilimin N kere tekrarlanmasıyla oluşturulur. Dilimler arasındaki ara bağlantılar bitiştirme (Şekil 1.11) ile sağlanır. Bu yaklaşım kullanılarak, yoğun layout yapılar elde edilebilir. Makrohücre Yerleştirme ve Yönlendirme Oluşturucular ve derleyiciler tasarımın sadece bir parçasını icra ederler. Makrohücreleri monte etmek ve çip in nüvesini giriş-çıkış pad lerine bağlamak, bunlar son adım olan yerleştirme ve yönlendirme olarak adlandırılan teknikle yapılır. Zor olan taraf, farklı şekillerdeki modülleri bağlamak, oranları göz önünde tutmak ve bağlantıları gerçekleştirirken silikon alanı iyi kullanarak, belirlenen çip alanını sınırlar içinde tutmaktır. Genel yaklaşım (genellikle) dikdörtgensel makro modülleri ayıran yönlendirme kanallarında ara bağlantıları barındırmaktır. Bu standart-hücre, modül oluşturucu, hatta full-custom yaklaşımlarda oluşturulabilir. Böyle bir topoloji örneği Şekil 1.13 de gösterilmiştir. Burada gri kutular yönlendirme kanalları tarafından ayrılan makro hücreler olarak göze çarpar. Modüllerin merkezini bağlayan hatlar sembolik olarak yapılan ara bağlantıları ve izlenecek yolları gösterir. Hat kalınlığı ağ demetlerindeki tellerin sayısının çokluğunu gösterir. 7

9 Entegre Devre Tasarım Metodolojileri Bölüm 1 Makrohücre Arabağlantı bus ının sembolik gösterimi. Yönlendirme Kanalı Şekil 1.13 Makro hücre yerleştirme ve yönlendirme-tüm topoloji. Yönlendirme işlemini yapmak için, günümüzde bir çok yerleştir ve yönlendir araçları kanal yönlendirme olarak adlandırılan yaklaşımı kullanır. Bu yaklaşım iki ara bağlantılı tabakalı bir üretim işlemi için Şekil 1.14 te resimlenmiştir. Modüller kanalın kenarlarına boylamasına yerleştirilmiştir. İletken hatlar ara bağlantı tabakalarının biri yatay kısımları (metal 2) ve diğeri dikey olanları kullanacak şekilde ortagonal segment ardışılları halinde icra edilir. Bu yaklaşım kolayca otomatikleşme avantajına sahiptir. Daha ileri yönlendiriciler üç veya daha fazla yönlendirme tabakası kullanır, ki buda daha yoğun veriyolları içerir. Genel olarak, daha fazla tabaka kullanılmasının amacı yolları kısaltmak, kapasitansı düşürmek ve yüksek performans veya düşük güç elde etmektir. Bu makro hücre yerleştirme ve yönlendirme yaklaşımı ara bağlantı tabakası az ise (iki veya en fazla üç) idealdir. Altıdan yukarı tabakalar için state-of-the-art üretim işlemi mevcuttur. Şekil 1.14 İki tabakalı kanal yönlendirme. Örnek 1.2 : Makro hücre yerleştirme ve yönlendirme. Şekil 1.15 açıklanan teknik kombinasyonları kullanılarak otomatik olarak oluşturulmuş bir video-sıkıştırma çipinin mikro fotoğrafını gösterir. Layout LAGER silikon derleyici kullanılarak oluşturulmuştur. 8

10 Entegre Devre Tasarım Metodolojileri Bölüm 1 Denetleyicinin oluşturulmasında standart-hücreler kullanılmıştır. Veri yolları veri yolu derleyicisi kullanılarak monte edilmiştir. Yönlendirme Kanalı Veri yolları Standart hücreler Giriş-çıkış pad çerçevesi Şekil 1.15 LAGER silikon derleyici kullanılarak üretilmiş video-sıkıştırma çipinin mikrofotoğrafı. Modül-tabanlı yaklaşım geniş oranda layouta dönüştürme işlemini otomatikleştirme avantajına sahiptir. Düzensiz şekilli modüller çok verimsiz icralara ve bağlantı hatlarına çok alan ayırmaya neden olabilir. Bu olasılığa mahal vermemek için, tasarım işleminin başında (modüller tasarlanmadan önce) global devre topolojisinin göz önünde bulundurulması önemlidir. İşte bu çabaya floorplanning adı verilir. Tasarımın ilk evrelerinde floorplanning yapmak silikon alanı küçültmede, yolları yönlendirmede, besleme ve clock sinyallerini sağlamada kolaylık ve verimlilik sağlar Dizi Tabanlı Uygulama Yaklaşımları Otomatik (bilgisayar-tabanlı) tasarım, tasarım süresini kısaltırken, imalat aşamasında harcanan zamanı düşürmeye yönelik değildir. Şimdiye kadar incelediğimiz tüm tasarım metodolojileri imalat aşamasında çok zaman harcamayı gerektirir. Bu zaman üç haftadan başlayarak aylar sürebilir ve ürünün piyasaya sürümünü geciktirir. Ayrıca uzun süren bu imalat pahalıdır ve ürün ekonomistleri eğer gerekliyse bu uzun ve pahalı rutin uygulamasına karar verirler. Bu ihtiyaçtan dolayı imalat süresini düşürecek birçok alternatif tasarım yaklaşımları geliştirilmiştir. Bu yaklaşımlar düşük tasarım maliyeti avantajına sahiptir ve bundan dolayı, küçük seriler için caziptir. Düşük fiyat tabi ki beraberinde düşük performansı, düşük birleştirme yoğunluğunu ve yüksek güç tüketimini getiriyor. 9

11 Entegre Devre Tasarım Metodolojileri Bölüm 1 Öndifüzyonlu (veya Maske Programlanabilir) Diziler Bu yaklaşımda, ilkel hücre veya transistör dizileri içeren ince tabaka (wafer) grupları satıcı firma tarafından imal edilir ve depolanır. Bu hücre veya transistörleri yapmak için gerekli tüm fabrikasyon aşamaları standarttır ve son ürün düşünülmeksizin icra edilir. Bu işlenmemiş ince tabakaları (wafers) gerçek bir tasarıma dönüştürmek için, sadece birkaç metalizasyon adımıyla çipin tüm işlevi belirlenerek, sade arzulanan arabağlantılar ilave edilir. Önceden üretilmiş bu standart tabakaların bağlantıları ilave edilerek tasarlanması ve uygulanması bahsedilen zamanları bir haftaya hatta günlere düşürür. Bu yaklaşım genellikle öndifüzyonlu ince tabakanın (wafer) tipine bağlı olarak, gate-array (kapı-dizi) veya sea-of-gates yaklaşımı olarak adlandırılır. Yaklaşımı beynimizde canlandırabilmek için, Şekil 1.16 a daki basit gate array (işlenmemiş) hücresine bakalım. Hücre 4 adet NMOS, 4 adet PMOS transistör, polisilikon kapı bağlantıları ve birer güç ve GND rayı (hattı) içerir. Difüzyon alanı başına iki mümkün kontak ve polisilikon şeritler için uçlarında iki potansiyel bağlantı noktası vardır. Ancak bu hücre şu anda herhangi bir lojik fonksiyon icra etmez. Kontak deliklerine ve metal tabakalar üzerine amaca göre ekstra bağlantılar yapılarak bu hücre gerçek bir devreye dönüştürülür. Şekil 1.16 a nın ekstra bağlantılarla dört-girişli bir NOR kapısına dönüştürülmüş hali Şekil 1.16 b deki gibidir. Gate-array yaklaşımı iki metalizasyon tabakası kullanır ve Şekil 1.17 de görüldüğü gibi hücreleri bağlama (yönlendirme) kanallarıyla ayırarak satırlar halinde yerleştirir. Genel bakış olarak standart-hücre tekniğine benzerdir. Ekstra metalizasyon tabakaların ilerlemesiyle, yönlendirme kanalları elenmiştir (kullanılmaz) ve yönlendirme genellikle bir hücre boş bırakılarak ilkel hücreler üzerinden yapılabilir. İşte bu kanalsız mimari, sea-of-gate olarak adlandırılır, yoğunluğu arttırır (daha az olan) ve tek bir kalıp (die) üzerine den daha fazla kapı yerleştirme imkanı sağlar. (a) Basit gate-array hücresi (b) Dört girişli NOR oluşturan programlanmış hücre Şekil 1.16 Bir gate-array yaklaşımı örneği. 10

12 Entegre Devre Tasarım Metodolojileri Bölüm 1 İşlenmemiş hücre satırları Yönlendirme kanalları Şekil 1.17 Gate-array mimarisi Hücre dizileri üzerine bir lojik tasarım şekillendirmek, yerleştirme ve yönlendirmeyi izleyen lojik sentezi kapsayan yüksek seviyede otomatik bir süreçtir. Örnek 1.3 Sea-Of-Gates Bir sea-of-gate uygulaması örneği Şekil 1.20 de gösterilmiştir. Dizi 300K maksimum kapasite kapıya sahiptir ve 0.6μm HCMOS teknoloji ile yapılmıştır. Dizinin üzt sol parçası düzenli modüler layout sonucu olarak bir hafıza alt sistemini yürütür. Dizinin geri kalan bölümü random (rasgele) lojik fonksiyonları yürütür. Şekil 1.20 Gate-array kalıbı mikrofotoğrafı. 11

13 Entegre Devre Tasarım Metodolojileri Bölüm 1 Önbağlamalı Diziler (Prewired Arrays) Öndifüzyonlu yaklaşım imalat süresini ve masrafları diğer yaklaşımlara göre azaltırken, aslında tüm tasarım adımlarından kaçınmak en verimli yol olmalı. Bu düşünceden yola çıkılarak, verilen Boolean fonksiyonlar kümesini yürüten, yarıiletken fabrikasının dışında kullanıcı tarafından tasarlanan önişlenmiş kalıp görüşü öne sürülmüş ve uygulanmıştır. Böyle programlanabilir önbağlamalı (prewired) hücreler dizisi alanprogramlanabilir kapı dizileri (FPGA) olarak adlandırılır. Bu yaklaşımın avantajı tasarım işleminin üretim işleminden tamamen ayrı olmasıdır. Tasarım işlemi kısa bir süre içinde ihtiyaca göre kullanıcı tarafından yapılır. Bu tekniğin en büyük mahsuru diğer yaklaşımlarla kıyaslandığında performanstaki ve tasarım yoğunluğundaki kayıplardır. Önbağlamalı (prewired) diziler herhangi bir özel işlem basamağı gerektirmeyen verilen Boolean fonksiyon kümelerini düzenli hücrelere uygulayan özdeş bir teknik kullanır. Önbağlamalı dizileri daha iyi anlamak için çeşitli FPGA yaklaşımlarını incelemek gerekir. Sigorta-Tabanlı FPGA ler : Örnek olarak Şekil 1.21 deki lojik yapıyı göz önüne alalım. Burada içi boş daireler (o) kesişim noktalarında herhangi bir bağlantıya gerek olmadığında sigortalı hatların attırılabileceğini gösterir. Yani matris formatı üretildiğinde kesişim noktalarındaki tüm sigortalar sağlamdır ve yürütülecek lojik fonksiyona göre attırılarak bağlantı kesilir. Bu yapıya genel olarak programlanabilir lojik dizi (PLA) denir. Bu yaklaşım keyfi lojik fonksiyonların iki-seviye sum-of-product formatında icra edilmesine izin verir. Şekildeki AND düzlemi gerekli mintermleri üretirken, OR düzlemi çıkışları şekillendirmek için seçilmiş AND düzlemi sonuçları kümesini alır. PLA nın işlevselliği product (ürün) terimler olarak adlandırılan giriş, çıkış ve minterm sayıları ile kısıtlıdır. Şekil 1.21 deki yapı çeşitli varyasyonlarla Şekil 1.22 deki yapılara da dönüştürülmüştür. Hatların kesişimindeki nokta ( ) sigortalanamaz (attırılamaz) (hardwired) bağlantıları gösterir. AND düzlemi sabit ve tüm mümkün mintermleri programlayabilecek ilk yapı PROM mimarisini yansıtır. İkinci yapı programlanabilir dizi lojik (PAL) eleman olarak adlandırılır ve sabit OR düzlemi-programlanabilir AND düzlemi yapı spektrumuna sahiptir. (Bölüm 3 de detaylı olarak bahsedilecektir.) PLA mimarisi keyfi (arbitrary) lojik fonksiyonların yürütülmesi için en işlevsel olanıdır. PROM ve PAL yapıları yoğunluk ve performans bakımından PLA ya göre daha dezavantajlı durumdadır. Tüm bu yapılar genel olarak programlanabilir lojik elemanlar (PLD) olarak sınıflandırılır ve hangi yapının kullanılacağı yürütülecek Boolean fonksiyonun tabiatına göre seçilir. Sum-of-products yaklaşımı (PLD ler) düzenli yapılardır ama düşük birleşim yoğunlukludur ve kötü performanslı çalışma eğilimindedirler. Standart-hücre ve sea-of-gate gibi diğer yaklaşımların daha performanslı ve daha iyi birleşim yoğunluğuna sahip olduğunu bu bölümün önceki kısımlarında öğrenmiştik. PLD lerin mimarisi göz önünde tutularak, bu mimarinin diğer mimarilerle (sea-of-gate, standart-hücre) harmanlanarak FPGA ler oluşturulur. Böyle bir mimari örneği Actel firması tarafından Şekil 1.23 deki gibi kullanılmıştır. Standart-cell yaklaşımıyla modellenen FPGA yönlendirme kanallarıyla birbirinden ayrılan 12

14 Entegre Devre Tasarım Metodolojileri Bölüm 1 lojik hücre satırlarından meydana gelir. Kanallar arasındaki ara bağlantılar ara beslemeler yardımıyla başarılmıştır. Tüm lojik hücreler yapısal olarak özdeştir. (FPGA ler PLD ler gibi düzenlidir ama daha performanslıdır). FPGA lerin programlanabilir olması fonksiyonel olduğunun bir ispatıdır (FPGA lere bölüm 4 te daha geniş değinilecektir). Actel firması mimarisinde kullanılmış bir lojik hücre örneği Şekil 1.24 te sunulmuştur. Hücre üç iki girişli multiplexer ve bir iki-girişli NOR kapısından oluşur. Herhangi bir iki-girişli ve üç-girişli lojik fonksiyonlar ile bazı dört-girişli Boolean fonksiyonları ve bir latch gerçekleştirmek için programlanabilir. Şekil 1.21 Sigorta-programlanabilir lojik dizi (PLA). Şekil 1.22 Alternatif sigorta tabanlı programlanabilir lojik elemanlar (PLD ler) 13

15 Entegre Devre Tasarım Metodolojileri Bölüm 1 Lojik modüller satırı Yönlendirme kanalları Şekil 1.23 Standart-cell yaklaşımından sonra modellenmiş alan programlanabilir kapıdizisi (FPGA) Örnek 1.4 : Programlanabilir Lojik Hücre Şekil 1.24 teki lojik hücre aşağıdaki terminal atamalarıyla (bilgisayar ile) iki-girişli XOR olarak davranabilir. Kontrol sinyali high olduğu zaman multiplexer ların dipteki giriş sinyalini seçeceğini varsayalım. A=1; B=0; C=0; D=1; SA=SB=giriş 1; S0=S1=giriş 2 Şekil 1.24 Actel sigorta tabanlı FPGA de kullanılan lojik hücre. XNOR fonksiyonu da yukarıdaki giriş değerlerindeki küçük değişikliklerle elde edilir. Üç-girişli bir AND kapısı da şöyle gerçekleştirilir. A=0; B=giriş 1; C=0; D=0; SA=giriş 2; SB=0; S0=S1=giriş 3 14

16 Entegre Devre Tasarım Metodolojileri Bölüm 1 Son olarak, dört-girişli (bu hücre için en geniş) bir fonksiyon olan dört girişli multiplexer aşağıdaki düzenlemelerle gerçekleştirilir. SA,SB ve (S0+S1) kontrol sinyalleri olurken A,B,C ve D girişler olarak seçilir. Günümüzde matris formları arasındaki bağlantıları sağlamak için klasik sigorta kullanmak yerine antisigorta olarak adlandırılan alternatif bir anahtarlama elemanı kullanılmaktadır. Antisigorta kullanıldığı yapının hantallığını gidermek, performasını artırmak amacıyla tasarlanmıştır. Bu yapı Şekil 1.25 a daki gibidir. (a) (b) Şekil 1.25 ACTEL firmasının Programlanabilir Düşük Empedanslı Devre Elemanı (PLICE). (a) Patlatılmamış Antifuse (b) Patlatılmış Antifuse Matris yapıda sigorta kullanıldığı zaman, programlanmamış durumda tüm sigortalar iletken durumdadır. Programcı kalmasını istemediği sigortaları attırarak bağlantıyı keser. Bu bir defaya mahsus bir uygulamadır. Antisigorta da ise programlanmamış durumda tüm bağlantılar açık anahtar gibidir ve şekildeki yapı gösterildiği gibi yüksek direnç (100MΩ) gösterir. İstenen bağlantılar dielektrik maddeye yüksek voltaj verilerek kapalı anahtar ( Ω) konumuna getirilir. Sigorta ve antisigorta yapılarının programlanmasında yüksek voltaj kullanılır. Ancak fark şudur; sigortalar yüksek voltajla attırılıp yalıtkan, antisigortalar yüksek voltajla kurulup iletken yapılır. Her ikisinde de işlem bir kereye mahsustur, elemanlar tekrar tekrar programlanamaz. Antisigorta kullanılarak programlanmış yapı Şekil 1.26 da görüldüğü gibidir. Yatay ve dikey yollarda sadece iki antisigortanın yetkilendirilerek aktif yapıldığına dikkat edin. Programlanmış arabağlantı Şekil 1.26 Antisigortalar kullanan programlanabilir arabağlantı. 15

17 Entegre Devre Tasarım Metodolojileri Bölüm 1 Nonvolatile (Uçucu olmayan) FPGA ler : Sigorta-tabanlı yaklaşım bir kerelik programlanma gibi önemli bir dezavantaja sahiptir. Yanlış programlanan bir uygulamayı düzeltmek veya eklemeler yapmak mümkün değildir. Bundan dolayı tasarım değişikliklerine imkan tanıyan yeni komponent gereksinimleri duyulmuştur. ROM dünyasında, bu eksiklik kayan-gate transistör yapısına dayanan silinebilir (EPROM) ve elektriksel silinebilir (EEPROM) mimarilerle giderilmiştir. Bir EPROM daki kayan-gate transistör yapısı Şekil 1.27 deki gibidir. Şekil 1.27 UV-silinebilir EPROM yapı. Burada, kayan gate terminali düzenli olarak MOS transistör gate terminali ve kanal arasında yer alır. Hücreyi programlamak için transistörün drain terminali 12 voltta tutulurken, kontrol gate e yaklaşık volt uygulanır. Bu uygulama kayan gate in negatif yüklenmesiyle sonuçlanır ve transistörün eşik (treshold) voltajı artar (yaklaşık 7 volt). Böylece tüm normal devre voltajlarında (maksimum 5-6 volt) transistörler kalıcı olarak off kılınır. Bu işlem gate terminaline UV ışık verilerek tersine çevrilebilir. Kalıcı olarak off yapılan transistörler 125C o de en az 10 yıl konumlarını korurlar. Aynı yaklaşım verilen bir lojik fonksiyonu işlemesi için programlanabilir lojik elemanlarla da kullanılmıştır. Bu elemanlarda uygulama silinebilir programlanabilir lojik elemanlar (EPLD) ve elektriksel silinebilir programlanabilir lojik elemanlar (EEPLD) olarak adlandırılmıştır. Bir EPLD örneği Şekil 1.28 de gösterilmiştir. Örnekteki tüm mimari 18 girişli, 8 makrohücre (macrocell) den oluşur. Makrohücre girişleri 10 birincil girişten ve 8 makrohücre çıkışından oluşur. Ayrıca bağlı olan kaydedici / çıkış kontrol bloğu da programlanabilirdir. Kaydedici D,T,J-K veya clock lu S-R flip-flop olarak konfigüre edilebilir. Makrohücre nin çıkışı ya kaydediciye yada PAL çıkışına bağlanabilir. Son olarak, dokuzuncu ürün terim üç durumlu çıkış tamponunu kontrol etmek için kullanılabilir. Sigorta-tabanlı yapılarla, bahsettiğimiz silinebilir yapılar kıyaslandığında; silinebilir yapıların daha hızlı performans gösterdiği ve transistörler kullanıldığı için daha az yer kapladığı söylenebilir. Tüm üreticiler programlanabilir yapılar için kullanıcıya mimarileri üzerinde lojik fonksiyonları uygulamalarına yardımcı olmak için yazılım araçları sağlarlar. Bu araçlar gate schematics, doğruluk tabloları ve durum grafikleri kullanabilir. 16

18 Entegre Devre Tasarım Metodolojileri Bölüm 1 Şekil 1.28 Sekiz adet makrohücre içeren EPLD blok diyagramı. RAM-Tabanlı (Uçucu) FPGA lar : Sigortalar ve programlanabilir transistörler besleme enerjisi kesildiği zaman bile işlevlerini (yüklenen veriler kalır) yitirmeyen komponentlerdir. Ama bu avantaj birleşim yoğunluğundaki azalma, fiyat ve programlamada kaybedilen zamanlarla dezavantaja dönüşmektedir. Bunun yerine yoğun rasgele-erişimli bellek (RAM) yaklaşımı kullanıldığında şu avantajlar elde edilir; iyi birleşim yoğunluğu, programlama boyunca yüksek voltaja gereksinim duymama, hızlı programlama ve tekrar tekrar programlama. RAM tabanlı yaklaşımda besleme kaynağının kesilmesi çipin içeriğinin kaybolması ile sonuçlanır. Sonraki çalışmaların başlatılması için ya uçucu olmayan (nonvolatile) bellekten yada mikroişlemciye bağlı bus tan program yüklenmesi gerekir. 17

19 Entegre Devre Tasarım Metodolojileri Bölüm 1 Başarılı RAM-tabanlı yaklaşım uygulamaları piyasaya Xilinx Inc. tarafından tanıtılmıştır. Şekil 1.23 deki yaklaşım gibi bu yaklaşımda gate-array ve standart-hücre metodolojilerinden faydalanmıştır. Tasarım bir örneği Şekil 1.29 da gösterilen konfigüre edilebilir lojik bloklar (CLB) olarak adlandırılan geniş programlanabilir dizilerden oluşur. Şekil 1.29 RAM-programlanabilir lojik blok (CLB) Şekil beş değişkenli bir fonksiyonu veya dört değişkenli iki fonksiyonu icra etmek için PROM gibi programlanabilen beş-girişli, iki-çıkışlı kombinatoriyal kısımdan müteşekkildir. D tipi iki flip-flop kenartetikleme veya seviye-tetikleme işlemleri için kullanılabilir. Lojik işlevsellik ve multiplexer lar, kaydediciler konfigürasyonu (RAM) durum bitleri tarafından kontrol edilir. Yaklaşımın değinilmesi gereken noktalarından biride ara bağlantılar ve anahtarlama (switching) matrisleridir. Mevcut lojik hücreleri verimli kullanabilmek için, ara bağlantılar esnek olmalıdır. Hız ise diğer bir gerekliliktir, çünkü ara bağlantı gecikmeleri bu tasarımda performansı (hızı) bastırma eğilimindedir. Hücreden-hücreye bağlantılarla clock bağlantısı gibi global bağlantıları birbirinden uzak hatlardan iletmede ve birbirine karıştırmamada fayda vardır. Lokal bağlantıların büyük bir kısmı komşu hücreler arasında ağgibi (mesh-like) ara bağlantılarla sağlanabilir. Örneğin, her hücre çıkışı kuzey, güney, doğu ve batı komşulara dağıtılabilir. Bağlanmamış hücreleri, değişik uygulamalarda bağlayabilmek veya global ara bağlantılar sağlamak için, yönlendirme kanalları hücrelerin arasında yer alır ve kullanılmayan bazı yatay ve dikey yönlendirme hatları boş bırakılır (Şekil 1.30). Yatay ve dikey hatların kesim noktalarında, RAM programlanabilir anahtarlama matrisleri bulunur. Bu bağlantıların değişimiyle bu mimariye dayalı elemanlar programlanır. Hücre giriş ve çıkışları ara bağlantı noktalarından global hatlara bağlanabilir. Bu yaklaşımın cazip tarafı donanıma hiç dokunmadan, yazılımı değiştirerek çipin içinin şekillendirilmesidir. Bu ön bağlamalı lojik dizilerin piyasaya çıkması TTL lojik ailesinden ayrık elemanlar kullanarak lojik tasarım yapma çağını kapatmıştır. Ancak genel olarak bu teknolojinin de yerinde durmayacağına ve daha karmaşık yapılarla gelişeceğine inanılıyor. 18

20 Entegre Devre Tasarım Metodolojileri Bölüm 1 Yatay yönlendirme kanalları Anahtarlama matrisi Arabağlantı noktası Dikey yönlendirme kanalları Şekil 1.30 Xilinx FPGA ailelerinde kullanıldığı gibi programlanabilir global arabağlantı ağı. Örnek 1.5 : FPGA Karmaşıklığı ve Performansı Uçucu (volatile) alan-programlanabilir komponentlerle neyin başarıldığını hissedebilmek için Xilinx 4025 e bir bakalım. Eleman 32x32 diziler halinde düzenlenmiş yaklaşık 1000CLB den oluşur. Bu CLB sayısı kapı anlamına da gelebilir. Çip çoğunlukla programlama için kullanılmış 422 Kbit RAM içerir. Tek bir CLB 250MHz de işlem görmek üzere özelleşmiştir. Birleşim karmaşıklığını ortaya koymak üzere söylemek gerekirse, bir 32-bit toplayıcı yaklaşık 62 CLB nin aktivasyonunu gerektirir. Bahsettiğimiz bu çipin mikro fotoğrafı Şekil 1.31 de görülmektedir. Dikey ve yatay yönlendirme kanalları kolayca seçilebilirdir. Şekil 1.31 XC4025 Uçucu FPGA in çip mikrofotoğrafı. 19

21 Entegre Devre Tasarım Metodolojileri Bölüm Tasarım Sentezi Sentez iki farklı tasarım durumunun aralarında dönüşümü olarak tanımlanabilir. Bu dönüşüm tipik olarak davranışsal (behavioral) durumdan yapısal (structural) duruma olur. Davranışsal durum teorik durum, yapısal duruma da pratik durum olarak algılayabiliriz. Bu durumda sentez basit olarak teorinin (matematiksel gerçeklerin) pratiğe (elektronik devreye) çevrilmesidir. Sentez yaklaşımı devre, lojik ve mimari sentezi gibi somutlaştırma seviyelerinden oluşur. Çeşitli sentez seviyeleri ve etkileri Şekil 1.32 de verilmiştir. Sentez prosedürü hedeflenen uygulama çeşidine göre farklılıklar arz eder. Örneğin, lojik sentez durum diyagramıyla verilen lojik açıklamayı kapı bağlantılarına, devre sentezi ise kapı bağlantılarını transistör (MOS) bağlantılarına çevirir. Şekil 1.32 Sentez işleminin taksonomisi Devre Sentezi Devre sentezinin görevi lojik devreyi transistör ağına konulmuş çeşitli kısıtlamalara uyarak dönüştürmektir. Bu kısıtlamalara değinmeden devre sentezi işlemini iki aşamada inceleyebiliriz. 1. Lojik denklemden (devreden) transistör bağlantı şemalarının çıkarılması : Lojik devredeki kapıları transistör devresine uyarlamak için complementary static, pass-transistörler, dinamik, DCVSL vb. gibi devre sitilinin seçilmesi ve lojik ağın inşa edilmesi gerekir. 2. Transistöre dönüştürülen devredeki transistörleri boyutlandırma : Boyutlandırma işlemi bölüm boyunca değindiğimiz önemli sorunlardandı. Boyutları küçültmek çok detaylı bir işlemdir. Bu işlemi yaparken performans, sensitivite, parazitler, alan, fan-out ve iç kapasitans gibi değişkenleri olumlu yada olumsuz değiştiririz. Bu iki işlem bittiğinde genel olarak devre sentezi bitmiştir diyebiliriz Lojik Sentez : 20

22 Entegre Devre Tasarım Metodolojileri Bölüm 1 Lojik sentez lojik-seviye modeli durumundan yapısal duruma dönüştürme işlemidir. Lojik model durum geçiş diyagramları, sonlu durum makineleri, şematik diyagramlar, Boolean eşitlikleri, doğruluk tabloları ve HDL açıklamaları gibi birçok farklı yoldan teşkil edilebilir. Bu sentez tekniği devrenin doğasına (combinational veya ardışıl) ve uygulanacak mimariye (çoklu seviye lojik, PLA veya FPGA) göre değişir. Sentez işlemi alan, hız, güç gibi tasarım değişkenleri ayarlandıktan sonra bazı lojik optimizasyon sistemini iki kısma ayırarak inceleyebiliriz. 1. Çeşitli Boolean veya cebirsel manipülasyonların kullanıldığı teknolojiden bağımsız evre. 2. Teknolojiden bağımsız sonuçların arzu edilen uygulama mimarisine karmaşıklıklar ve özellikler göz önünde bulundurularak teknoloji bağımlı şemalandırma. Yukarıda basit olarak açıklanan lojik sentez yazılım tabanlı olarak geniş bir şekilde kullanılır. Bu alanda geliştirilmiş en çok bilinen yazılımlardan birisi Espresso (Univesity of California) dur Mimari Sentezi : Mimari sentezi sentez alanında en son gelişmedir. Ayrıca davranışsal veya yüksek seviye sentez olarak da anılır. Bu sentezin görevi performans, güç, alan gibi kısıtlamaları ayarlayıp icra edilecek görevin davranışsal açıklamasını yapısal mimari tasarımına dönüştürmektir. Bir bakıma yazılımlarda programları derleyen derleyicilerin (compiler) donanım versiyonu diyebiliriz..4 Üretilen Elemanların Test Edilmesi Tasarımcı analiz, optimizasyon, layout ve sentez ile saatlerini harcarken, ürün fabrikadan çıktıktan sonra onun tasarlandığı gibi çalışıp çalışmayacağı kesin olarak bilinmez. Hedeflenen işlevsellik ve performansa yüzde kaç ulaşıldığı tam olarak bilinemez. Komponentin müşterisi komponentle ilgili verileri özellik sayfasında (spec. sheet) görmek ister. Bu nedenlerden dolayı tasarımcılar elemanın bir numunesini ince ayrıntılarına kadar test etmek zorundadır. Aksi halde, seri üretim sonunda tespit edilecek bir hatadan dönmek zor olacaktır. Şirket eksik elemanları piyasadan toplamak ve yerine düzgün çalışan elemanı üretmek durumunda kalır. Buda zaman, para, emek ve prestij kaybına neden olur. Doğru tasarım üretilecek elemanın doğru çalışacağını garanti etmez. Örneğin taban malzemede (silikon kristallerin katkılanması sırasında) oluşan bozukluklardan dolayı, fabrikasyon kusurları olabilir. Tipik kusurlar hatlar arsında kısa devre ve ara bağlantılar arasında kırıklıktır. Aslında test işlemi ilk bakışta görüldüğü kadar basit bir işlem değildir. Test en basit olarak düğüm noktalarındaki karakteristiklerin davranışsal analizi ile yapılır. Tasarımcı hangi düğümlerin cevaplarını ve I/O paternlerini gözleme konusunda serbesttir. Mikroişlemciler gibi milyonlarca transistörden oluşan karmaşık elemanların birçok test yöntemi vardır. Bu bölümde asıl amacımız test yöntemleri olmadığından bunlara değinmeyeceğiz. Test sırasında izlenen temel prosedür aşağıdaki gibidir. Test Prosedürleri Üretim testleri arzulanan amaca göre aşağıdaki kategorilere ayrılabilir. 21

23 Entegre Devre Tasarım Metodolojileri Bölüm 1 Diagnostic (teşhis) test board un veya çipin debug işlemi sırasında kullanılır. Hatalı parçayı, parçanın hata tanımını ve hatalı parçanın konumunu tespit etmek bu testin amacıdır. İşlevsellik testi bir elemanın çalışıp çalışmadığını belirler. Bu test üretilen her parçaya uygulanır. Test sonucu iki ihtimaldir. Evet yada hayır. Bu yüzden diagnostic testten daha kolay bir testtir. Bu testin hızlı olması gerekir. Çünkü her parçaya uygulanıyor. Parametrik test gürültü sınırı, yayılım gecikmesi ve maksimum clock frekansı gibi birbirinden bağımsız düşünülemeyen parametreleri kontrol eder. Bu test yöntemi sadece evet/hayır yanıtı veren işlevsellik testinden daha değişik kurgulara sahiptir. Parametrik test genellikle statik (dc) ve dinamik (ac) test olarak ikiye ayrılır. Tipik üretim testi yukarıdaki ardışılları izler. Test altındaki elemanın testini sağlamak için istenen ardışıllar yazılım olarak test edici (tester) ye yüklenerek otomatik olarak yürütülür. Ayrıca genelin dışında Ad Hoc test, Tarama tabanlı test, Boundary-Scan test, Built-in Self-Test (BIST) gibi test yöntemleri de vardır. Standart Lojik Bir sistemi gerçekleştirmek için birbirine bağlanabilen sabit fonksiyonlu devre elemanları. PLD (CPLD & FPGA) İçerisindeki kaynaklarla herhangi bir fonksiyonu gerçekleştirebilmek için tekrar programlanabilen devre elemanları. Kapı Dizileri (Gate Array) Üretim esnasında metal bağlantı katmanları eklenerek kullanıcıya özel hale getirilen kapı blokları. Standart Hücre (ASIC) Hücre kütüphaneleri ile tasarlanan entegreler. Bütün maskeleme katmanları üretim esnasında kullanıcıya özel olarak gerçekleştirilir. Şekil 1.32 Temel Lojik Yapılar. Tasarım Bütünlüğü: 74 serisi standart lojik kapıları düşük maliyetli CPLD lere entegre etmek çok etkili bir yöntemdir. Sadece PCB alanından ve bakır tabakalardan yani toplam sistem maliyetinden tasarruf etmeyecek aynı zamanda 20 farklı tanımlanmış lojik devre ailesini satın almak ve depolamak yerine genel bir parça satın alınmış olacaktır. Üretim aşamasında cihaz sadece bir eleman alıp onu yerleştirecek ve üretim hızı artacaktır. Daha az eleman daha yüksek kalite ve daha iyi bir hata/zaman (Failure In Time-FIT) faktörü sağlayacaktır. Aynı zamanda gelişmiş ürünlerde düşük güç harcaması ve azaltılmış sıcaklık emisyonu elde edilecek böylece soğutucu kullanımının önüne geçilecek ve yüksek güvenirlikte ürünler ortaya çıkmış olacaktır. 22

24 Entegre Devre Tasarım Metodolojileri Bölüm Temel Tasarım Süreci Geliştirilmiş özel tasarım programları sayesinde programlanabilir mantık devreleriyle tasarım oldukça kolaylaşmıştır. Tasarımlar herhangi bir tanımlama dili örneğin ABEL (Advanced Boolean Expression Language), VHDL (VHSIC Hardware Description Language), Verilog ile yada bir şematik çizim programı kullanılarak kolay ve çabuk tanımlanabilir. Şematik çizim programları (Schematic capture) tasarımcıların yıllardan beri programlanabilir lojik elemanları ve kapı dizilerini tanımlamak için kullandığı alışılagelmiş bir yöntemdir. Bu tasarımcının istediği kapıyı ve istediği bağlantıları belirtebileceği grafik tabanlı bir programdır. Şematik çizimde dört adım vardır: 1.Adım: Özel bir şematik çizim programı ve entegre kütüphanesi seçildikten sonra, tasarımcı seçilen kütüphaneden istediği lojik kapıları yükleyterek devreyi oluşturmaya başlar. İstenilen kapı kombinasyonları oluşturulabilir. Bu amaçla seçilecek programın ait olduğu firma ve entegre ailesinin kütüphanesi bu aşamada çok önemlidir. Bunun yanında kullanılacak entegrenin kılıf yapısı ve hızı çok fazla önemsenmemektedir. 2.Adım: Netlist veya hatları kullanarak kapıları bağlamak. Uygulama için istenilen konfigürasyonda kapıları bağlamak tamamen tasarımcının kontrolü altındadır. 3.Adım: Giriş ve çıkış buffer ları eklenir ve adlandırılır. Böylece entegrenin I/O pinleri tanımlanmış olur. 4.Adım: Son işlemde bir netlist dosyası oluşturulur. Netlist, tasarım programı tarafından örneğin şematik çizim programı ile üretilen, devrenin metin eşdeğeridir. Netlist, diğer programların, devrede hangi kapıların kullanıldığı, nasıl bağlandığı ve I/O pinlerinin isimleri gibi bilgileri anlayabilmesi için oluşturulmuş özlü bir yoldur. Aşağıdaki örnekte, netlist şematik programda devrenin gerçek eşdeğerini yansıtır. Her bir eleman için ve her bir net için birer satır kullanılır. Dikkat edilirse bilgisayar elemanlara (G1-G4) ve netlere (N1- N8) isimler atar. Bu tasarım gerçekleştirilirse, giriş uçları A,B,C,D ve çıkış uçları Q,R,S olacaktır. Her ne kadar üretici firma tabanlı dosyalar olsa da (örneğin Xilinx Netlist Format- XNF) endüstri tabanlı standart netlist formatı, EDIF (Electronic Digital Interchange Format) olarak bilinir. Eğer bir tasarımın netlist dosyası varsa, o devrenin işlevini tespit etmek için gerekli her şey hazırdır. Şekil 1.33 de verilen örnek oldukça basit bir uygulamadır. Daha gerçekçi bir örnek vermek gerekirse eşdeğer kapıyla oluşturulan bir tasarımı göz önüne alalım. Tipik bir şematik çizim sayfası, makro lojik bloklarla beraber yaklaşık 200 kapı içermektedir. Bundan dolayı kapılık tasarımı gerçekleştirmek için 50 çizim sayfası gerekmektedir. Her bir sayfa için yukarıda belirtilen adımlar tekrar edilmelidir: elemanları ekleme, kapılar arasındaki bağlantıları gerçekleştirme, I/O pinlerini ekleme ve netlist oluşturma. Bu işlem oldukça uzun süren ve zahmetli bir yoldur özellikle 20k, 50k ve daha yüksek kapasiteli tasarımlar için. Şematik çizim çizim programını kullanmanın bir diğer problemi ise firmalar ve teknolojiler arasında geçiş yapmanın zorluğudur. Şöyle ki, bir A firmasının ürettiği FPGA ile kapı kapasiteli bir tasarım gerçekleştirdiniz ve bunu başka bir kapı dizisine transfer etmek istediniz. O zaman yapmış olduğunuz 23

25 Entegre Devre Tasarım Metodolojileri Bölüm 1 tasarımın 50 sayfasını tek tek, diğer bir firmanın ürettiği kapı dizisinin eleman kütüphanesini kullanarak değiştirmek zorunda kalacaksınız. Bunun için daha iyi bir yöntem vardır. Bu yöntem High Level Design- HLD (Yüksek Seviyeli Tasarım), Behavioural (Davranışsal) veya Hardware Description Language HDL (Donanım Tanımlama Dili) olarak adlandırılır. Bu üç isimde aynı işlemi ifade etmektedir. Buradaki fikir, grafiksel bir alçak seviyeli kapı tanımlamasından ziyade yüksek seviyeli bir dil kullanarak devreyi bir metin dosyası olarak tanımlamaktır. Behavioural ( Davranışsal) teriminin bu dilde kullanımının nedeni, tasarımcının bir uygulama oluşturmak için gerekli olan kapıları çizim yerine devrenin foksiyonunu veya davranışını kelimelerle tanımlayabilmesidir. İki farklı HDL formatı vardır: VHDL (Very High Speed Integrated Circuit High-level Design Language) ve Verilog. Şekil 1.33 PLD Tasarım Akışı Şematik Çizim Adımları. HDL tanımlama ile yapılan bir tasarım tamamen firmalara bağımsız olarak ve de daha kısa bir sürede gerçekleştirilebilir. Bu ise oluşturulan aynı kodun hem bir FPGA hem de bir Lojik Kapı Dizisi gerçekleştirmede kullanılabilmesi demektir. Örneğin 32x32 çarpma ünitesi gerçekleştirmek için, şematik yaklaşımda önceden oluşturulmuş bir çarpıcının 30 sayfasının 3 kez daha ve daha büyük bir bus (hat) genişliği için tekrar çizilmesi demektir. Bu yaklaşık olarak 4 saatlik bir grafik düzeltme işlemi demektir. HDL tanımlama için ise bu sadece iki satırda bus genişliklerini değiştirmekle 4 saniye içinde halledilebilir. 24

26 Entegre Devre Tasarım Metodolojileri Bölüm 1 Şekil 1.34 Tasarımın Tanımlanması Netlist kapı 30 şematik çizim sayfası Çizim süresi: 3 gün Üretici firmaya bağımlı kapılar 6000 kapı 1 metin dosyası 8 satırlık HDL kod Yazma süresi: 3 dakika Tamamıyla üretici firmadan bağımsız Şekil x16 Çarpma Devresi Örneği. 25

27 Entegre Devre Tasarım Metodolojileri Bölüm 1 Örnek HDL Dosyasındaki Değişiklik Önceki hali (16x 16 Çarpma): entity MULT is port(a,b:in std_logic(15 downto 0); Y:out std_logic(31 downto 0)); end MULT; architecture BEHAVE of MULT is begin Y <= A * B; end BEHAVE; Değişiklikten sonra (32 x 32 Çarpma): entity MULT is port(a,b:in std_logic(31 downto 0); Y:out std_logic(63 downto 0)); end MULT; architecture BEHAVE of MULT is begin Y <= A * B; end BEHAVE; Bu örnekten anlaşılacağı üzere HDL tanımlama dili tekrar kullanım için idealdir. Bundan sonra davranışsal olarak tanımlanan tasarım kapılar şekline dönüştürülür. Bu işleme sentezleme adı verilir. Burada HDL dosyasında kullanılan kapılar ortaya çıkartılır. Sonuçta elde edilen netlist firmaya ve belirli bir eleman ailesine bağlı olduğundan, uygun bir kütüphane kullanılmalıdır. Bundan sonraki işlemlerde kullanılacak elemana bağlı olarak gerçekleştirilmektedir. 26

28 VLSI Tasarım Teknolojileri Bölüm 2 BÖLÜM 2 VLSI TASARIM TEKNOLOJİLERİ GİRİŞ Mikroelektronik işlemci teknolojisindeki son gelişmeler şaşırtıcı boyutlara ulaşmıştır. Şu anda entegre devreleri, tek çipteki çeşitli milyonlarca transistörlerde olduğu gibi yüksek entegrasyon seviyesinde üretmek mümkündür. Çok geniş ölçekli entegrasyon (VLSI), böyle yüksek seviyeli entegrasyonları olan işlemci teknolojilerine olanak sağlamaktadır. Bununla birlikte tasarım mühendisleri daha hızlı, daha az yer kaplayan, daha az güç harcayan dijital sistem tasarımında bazı yeni teknolojik uygulamaların işlemlerini yapmaları gerekmektedir. Bunları yapabilmeleri için alet elektroniğinde, işlemci teknolojisinde, devre tasarım tekniklerinde, performans testinde bilgi edinmeleri gerekmektedir. 2.1 Teknolojik İlerleme Amerika daki elektronik endüstrisi 1960 ların başlarındaki fabrika satışlarının artmasıyla son yıllarda hızlı bir artışa geçmiştir. Elektronik satışlar 1981 de 114 milyar dolardı ve %15 lik ortalama bir artışla 1990 da 400 milyar doları buldu. Entegre devre satışları, elektronik satışlardan daha yüksek bir oranla satılmaya başladı. Entegre devre satışları Amerika da 1981 de 6.6 milyar dolarken 1990 da %25 lik büyüme oranıyla 50 milyar doları buldu. Bu ticaretin gelişmesinde, elektronik ürünlerin hızlı gelişmesi ve entegre devrelerin teknolojik dönüm noktasına ulaşması önemli etkendir. Elektronik ticaret dünyası gözle görülür oranda büyüme göstermektedir. Ana entegre devreleri gruplara ayrılmıştır ve yıllara göre değişim göstermektedir larda entegre devre ticareti bipolar transistörlere dayanmaktaydı den sonra dijital MOS entegre devreleri baskın çıkmıştır. Bu günlerde yüksek hız avantajıyla MOSFETler bipolar transistörlere nazaran tercih edilmektedir larda devre indirgeme (küçültme) avantajları, düşük güç harcaması ve yüksek kazancı yüzünden dijital MOS entegre devreler, entegre devre ticaretine hükmetmeye başlamıştır. 2.2 Devre Küçültme Entegre devrelerin karmaşıklığı küçük ölçekli entegreler (SSI), orta ölçekli entegreler (MSI), geniş ölçekli entegreler (LSI), çok geniş ölçekli entegreler (VLSI) ve ultra geniş ölçekli entegrelere (ULSI) doğru ilerlemiştir. VLSI da her çipte 10 5 yada daha fazla bileşen vardır. Son yıllarda bu büyüme yavaşlamışsa da 1990 lara varıldığında bu kompleks durum her çipte 1 milyon bileşene kadar varmıştır. Bu kompleks yapıya ulaşmadaki en önemli faktör, devam eden boyutların minimum seviyeye küçülmesidir dan beri azalmanın yıllık oranı %13 tür, bu oranla 10 yıl içinde minimum uzunluk şu anki 2 m den 0.5 m ye daralacaktır. 27

29 VLSI Tasarım Teknolojileri Bölüm 2 Devre küçültme, performans gelişimi ve her fonksiyon birimlerinin fiyatlarının düşmesiyle sonuçlanmıştır. Rastgele erişimli bellekler için bellek çipindeki her bitin fiyatı her iki senede bir yarıya düşmüştür. Aynı şekilde lojik entegre devreler içinde fiyat düşüşü beklenmektedir. Devre boyutlarının düşmesiyle, lineer olarak MOSFET lerdeki anahtarlama zamanıda düşmektedir. Yüksek hızlı devreler harcanan fonksiyonel entegre devre toplam üretim oranlarına öncülük etmiştir. Dijital entegre devreler saniyede giga-bit seviyesinde veri işleyebilecekler, sayma yapabilecekler ve sinyal işleyebileceklerdir. Devreleri küçültmenin bir diğer yararı da güç harcamasını düşürmektir. Devre küçüldükçe, daha az güç harcar. Bu yüzden devre küçültme ayrıca her anahtarlama işlemi için harcanan enerjiyi düşürür. 2.3 VLSI Tasarımın Gelişimi Amerika da elektronik endüstrisindeki değişim dört farklı yön göstermektedir da vakum tüpün geliştirilmesi ve 1947 de transistörün bulunmasıyla elektronik devre dizaynında yeni bir dönem başlamıştır da entegre devrelerin gelişimi yeni lojik ailelerin doğmasına öncülük etmiştir den başlayarak VLSI ın geliştirilmesiyle, endüstri, entegre devrelerin sistem organizasyonuna ve software dizaynına kaymıştır. Depolama, ses analizi/tanınma devreleri birçok yönlendirilmiş VLSI çip sistemleri, bilgi çağının büyüyen komplekslerini kullanmada karmaşık elektronik sistemler için büyük ticari talepleri cevap olarak oluşturulmuştur lara gelindiğinde piyasadaki işgücü tarımla uğraşmaktaydı. Bir sonraki dönem olan 1950 lerde ise öncü bir grup endüstriye kaydı. Bunlar bilgi çalışanlarından oluşuyordu, toplam işgücünün %50 si bu kategoriye giriyordu. Avrupa ve Japonya da bilgi çalışanları şu anda %35-40 lardadır ve yüzyılın bitimi itibariyle %50 ye varması beklenmektedir. VLSI daki ilerlemeler dünya ekonomisine derin etkileri olacaktır. Çünkü VLSI bilgi çağının anahtar teknolojisidir. VLSI teknolojisinde ilk olarak kristal büyüme ve wafer hazırlanmasını irdeleyeceğiz. VLSI teknolojisi silikon VLSI teknolojisiyle eş anlamlıdır. Silikon yeterli bant genişliğinin tek kombinasyonu, sabit oksit ve doğadaki bolluğudur. VLSI uygulamalarındaki silikonun seçkin yerine hiçbir diğer yarıiletkenler meydan okumayacaktır. Silikon wafer -pul- (üzerinde mikrodevre matrislerinin üretilebildiği ince yarıiletken dilim)hazırlandıktan sonra 8 kısım altında wafer(pul) işleme safhaları görülecektir. Her adım özel işlemleri içerir. Tabii ki birçok işleme adımları, entegre devre fabrikasyonunda defalarca tekrarlanabilir. Örneğin litografi ve kuru klişe (dry etching) (seçilen ve istenmeyen kısımları yüzeyden kimyasal yolla aşındırma işlemi) adımları 5 ile 10 arası tekrarlanır. Bütün bu işlemlerden sonra simülasyon işlemi başlar. Diğer yaklaşımlara oranla bu yaklaşım hızlı geri dönme zamanı ve düşük fiyatıyla etkileyicidir. Alet ve devre simülasyonuyla birleştirilmiş simülasyon işlemi, toplam dizayn sistemi oluşturmayı sağlar. Simülasyona kadar olan özel işleme adımları VLSI işleme entegrasyonu ile birleşerek lojik devreleri oluşturur. VLSI işleme entegrasyonu 3 önemli entegre devre ailesini inceler-bipolar entegre devreler, NMOS entegre devreler ve CMOS entegre devreler-. Devre boyutlarının düşmesiyle ve kompleksleşmesiyle, diagnostik işlem için daha karmaşık aletlere ihtiyaç vardır. Tarama, morfoloji için elektron mikroskopi 28

30 VLSI Tasarım Teknolojileri Bölüm 2 dönüşümü, kimyasal analiz için avger (burgu) elektron spektroskopi ve yapısal analiz için x-ışın kırılması gibi diagnostik teknikler vardır. İşlenmiş pullar tamamen test edildikten sonra, testten geçenler paketlemeye hazırdır. Bu VLSI çiplerinin her işlem adımında kazançları bulunur ve paketlenmiş entegre devrelerin güvenirliliği tespit edilir. Devre boyutları 1 m ye yaklaştığında VLSI işleme daha otomatik hale gelir. Bütün işlemsel parametrelerinin kontrolü daha sıkı hale gelir. Kristal büyümeden, devre paketlemeye kadar olan her adım kazancı ve güvenirliliği arttırmak için yapılır. 2.4 VLSI Tasarım Akışı Çeşitli seviyelerdeki tasarım işlemi genellikle doğadaki gelişimle olur. Bu işlem verilen talepler listesiyle başlar. Giriş tasarımı taleplere göre test edilir ve geliştirilir. Talepler karşılanmadığı zaman, tasarım geliştirilmek zorundadır. Eğer bu kadar ilerleme çok pahalı yada uygun değilse, o zaman taleplerin revizyonu ve analiz etkisi dikkate alınmalıdır. Şekil 2.1 de görülen Y-grafiği, Y harfini andıran üç farklı alanda tasarım aktivitelerinin kullanımı, çoğu lojik çip için bir tasarım akışını örneklerle açıklar. Y- grafiği üç temel alanı içerir, şöyle ki: Davranışsal alan Yapısal alan Geometriksel kroki alanı Tasarım akışı hedef çipin davranışını tanımlayan algoritmadan başlar. İşlemcinin mimari karşılığı ilk olarak tanımlanır. Kat planı tarafından çip yüzeyinin üzerine haritalandırılır. Davranışsal alandaki sonraki tasarım gelişimi, kaydediciler ve aritmetik lojik üniteleri (ALUs) gibi fonksiyonel modüllerle yapısal olarak uygulanan sonlu durum makinelerini (FSMs) tanımlar. Bu modüller daha sonra rutin olarak izlenen otomatik modül koymak için CAD araçları kullanılan çip yüzeyinin üzerine, gecikme sinyalleri ve ara bağlantı bölgelerini küçültmek amacıyla geometrik olarak yerleştirilir. Üçüncü evre davranışsal modül tanımlamasıyla başlar. Özel modüller daha sonra madeni tabaka hücreleri ile oluşturulur. Bu kısımda çip kullanılan bir hücre yerleşimi ve rutin program tarafından yerleştirilen ve ara bağlantı yapılan lojik kapıların (madeni tabaka hücreleri) bir kısmı tanımlanır. Son evre, maske jenerasyonu ve madeni tabaka hücrelerinin bir transistör seviye uygulaması tarafından izlenerek madeni tabaka hücrelerinin detaylı bir Boolean tanımını gerektirir. Standart hücrede oluşturulan tasarım, madeni tabaka hücreleri zaten lojik tasarım kullanımı için bir kütüphanede önceden tasarlanır ve depolanır. 29

31 VLSI Tasarım Teknolojileri Bölüm 2 Şekil 2.1 Üç Boyutta Tipik VLSI Tasarım Akışı (Y-Grafiği gösterimi) Şekil 2.2 de, VLSI tasarım akışı daha sade bir hale getirilmiştir. Bu diyagram çeşitli grafiksel hesapları içine alır veya davranışsal tasarım, lojik devre ve maske donanımını çıkarır. Tasarım gerçeklemesindeki önem, bu işlem boyunca her adımda önemli bir rol oynar. Arızayı, bir tasarımın erken safhasında uygun Şekilde doğrulamak tipik olarak öneme neden olur ve en sonunda pazarlama zamanı artan son evrede tekrar tasarımı masraflıdır. Tasarım işlemi basitlik için lineer biçimde tanımlanmasına rağmen, gerçekte ileri ve geri çoğu iterasyonlar vardır, özellikle iki komşu adımlar arasında ve bazen bir yüzeyde uzaktan çiftlere ayrılır. Alt-üst tasarım akışı mükemmel bir tasarım kontrol işlemi sağlamasına rağmen, gerçekte tamamen tek yönlü alt-üst tasarım akışı yoktur. Alt-üst ve aşağı-yukarı yaklaşmaların her ikisi de birleştirilmek zorundadır. Sonuç olarak, eğer bir çip tasarımcısı, çip alanı karşılığı olan yakın düşünce dışındaki bir mimari belirlerse, daha sonra uygun teknolojinin sınırlı bölgesindeki çip proje sonuçlarını aşar ve bunun oluşması çok uygun olur. Böyle bir durumda, izin verilen çip alanının içindeki mimariye uygun olması için, bazı fonksiyonların kaldırılması zorunludur ve tasarım işlemi tekrarlanmalıdır. Bu gibi değişiklikler, orijinal taleplerin 30

32 VLSI Tasarım Teknolojileri Bölüm 2 modifikasyonunu gerektirebilir. Böylece, öndeki düşük seviye bilgilerinin yüksek seviye bilgilerini mümkün olduğunca kolay beslemesi önemlidir. SİSTEM KARAKTERİSTİĞİ FONKSİYONEL TASARIM DAVRANIŞSAL GRAFİKLE GÖSTERİM FONKSİYONEL GERÇEKLEME LOJİK TASARIM LOJİK (KAPI- SEVİYE) GÖSTERİMİ LOJİK GERÇEKLEME DEVRE TASARIMI DEVRE GRAFİK GÖSTERİMİ DEVRE GERÇEKLEMESİ FİZİKSEL TASARIM DONANIM GRAFİKSEL GÖSTERİMİ DONANIM GERÇEKLEME FABRİKASYON ve TEST Şekil 2.2 VLSI tasarım akışı. Şekil 2.2 VLSI Tasarım Akışı 31

33 CMOS Üretim Aşamaları Bölüm 3 BÖLÜM 3 CMOS ÜRETİM AŞAMALARI 3.1 Kristal Büyümesi ve Wafer (Pul) Hazırlanması Silikon doğada silis ve silkat halinde bulunan elektronik endüstrisinin en önemli yarıiletkenidir. Günümüzde bütün dünyadaki yarıiletken satışlarının %98 ini silikon tabanlı aletler oluşturmaktadır. Silikon periyodik cetveldeki elementlerin en çok üzerinde çalışılanlarından biridir. Uluslararası yayınlarda silikon kelimesini içeren milyonlarca referans vardır. Ayrıca silikon diğer ana endüstriler (cam ve değerli taş gibi) içinde önemli bir ticaret unsurudur. Silis cam ve diğer ilgili ürünlerini üretmek için gereklidir. Silkat ise yarı işlenmiş değerli taşlar için kullanılmaktadır. Ağırlık olarak dünya kabuğunun %25 idir ve çokluk olarak oksijenden sonra ikincidir. Her ne kadar silikon, genellikle elektroniğin yarıiletken durumlarıyla eş anlamlıysa da silikon çip in kullanıldığı dönemlerde mineral hali vakum tüp elektroniğinde kullanılmaktaydı (silis maddesi tüp zarfları için kullanılır). Bir silkat olan mika malzemesi izolasyon ve dielektrik kapasitör uygulamalarında kullanılmıştır. Bir diğer silkat, kuvars maddesi hala pasif filtre uygulamalarında ve frekans saptama elementi olarak kullanılmaktadır. Bipolar transistörlerin icadı yarıiletken elektroniğini ciddi manada etkilemiştir lerin ilk yıllarındaki teknolojik gelişmeler, yarıiletken madde olarak germanyum kullanılmasıyla olmuştur. Belirli uygulamalarda germanyumun yüksek jonksiyonlu sızıntı akımının ortaya çıkmasındaki doğal eğiliminden dolayı uygun olmadığı kanıtlanmıştır. Bu akımlar, germanyumun oldukça dar olan bant genişliğinin bir sonucudur (0.66eV). Bu yüzden, silikon pratik olarak (1.1eV) germanyumun yerini almıştır ve yarı iletken malzeme üretiminde tamamen germanyumun yerini almıştır. Silikon malzemeler 150 C ye kadar çalıştırılabilir buna karşın germanyum 100 C ye kadar çalışır. Geçmişe bakıldığında başka sebeplerden dolayı aynı malzeme değişimleri gerçekleşmiştir. Düzlemsel işleme teknolojisi (planar processing) başarısını termal olarak geliştirilen yüksek kaliteli silisyum dioksitten elde etmiştir. Germanyum dioksit suda eriyebilir ve devre uygulamaları için uygun değildir. Katkısız (doğal) germanyum özdirenci 47 ohm-cm dir ve buda yüksek kırılma voltajına sahip doğrultma elemanlarının üretimini önlemektedir. Silikonun ise katkısız (doğal) direnci ohm-cm dir. Yüksek voltaj regülasyonları ve kızılötesi sensör devreleri silikonla daha uygundur. Son olarak maliyet açısından germanyumun silikondan 10 kat daha pahalı olduğu söylenebilir. Benzer problemler, katkılı yarıiletkenlerin yaygın olarak kullanımını engellemektedir. Örnek olarak GaAs üzerinde yüksek kaliteli oksit geliştirmek oldukça zordur. Elementlerden biri ara yüzdeki metalik kısmı terk ederek diğer elementten daha kolay oksitlenir. Böyle malzemeleri katkılamak ve yüksek kristallik seviyesinde geniş çaplı olarak elde etmek zordur. 32

34 CMOS Üretim Aşamaları Bölüm 3 Yarıiletken endüstrisi için hazırlanmış silikon kristallerinin mevcut yüzdesinin %80 ila 90 ı Czochralski (Cz) tekniğiyle hazırlanmaktadır. Entegre devre üretimi için kullanılan silikonun hemen hemen hepsi bu teknikle hazırlanmaktadır. 3.2 Silikon Şekillendirme Silikon sert ve Rockwell A sertlik skalasında 72.6 değerine sahip kolay kırılabilir bir malzemedir. Her ne kadar SiC ve Al 2 O 3 bileşiklerinin bazı uygulamaları bulunsa da, silikonu kesmek ve şekillendirmek için en uygun malzeme, endüstride kullanılan elmastır. Silikon taneciklerinin cilalanmış pullar haline dönüştürülmesinde kabaca altı makine işlemi, iki kimyasal işlem ve bir ya da iki cilalama işlemi bulunmaktadır. Buna ilave olarak, çeşitli sorgulamalar ve değerlendirmeler, ana işlem adımları arasında icra edilirler. Son haldeki bir pul, malzemenin üretim teknolojisi tarafından belirlenen birçok boyut toleranslarına bağlıdır. 3.3 Epitaksi Epitaxy iki yunanca kelime olan epi var olan- ve taxis düzenlenmiş- den gelen kristal yüzey üzerine ince kristal katman oluşturma işlemidir. Epitaksi (kristal tabakaları üst üste koyarak elde edilen tek kristal yapı) işleminde taban tabakası pulu besleme kristali gibi davranır. Epitaksi işlemi Czochralski işleminden farklılık gösterir. Burada kristal, erime noktasının altında oluşturulur. Çoğu epitaksi işlemlerinde kimyasal buhar çökeltme (CVD) teknikleri kullanılır. Diğer bir yaklaşımda buharlaştırma metodunu kullanan moleküler ışın epitaksi (MBE) dir. Bir madde epitaksi işlemi olarak aynı maddenin taban tabakasında oluşturulduğu zaman (silikon üzerinde oluşturulan silikon gibi) buna homeepitaksi denir. GaAs üzerinde AlxGa(1-x)As olduğu gibi katman ve taban farklı maddeler olursa heteroepitaxy denir. Heteroepitakside eğer kristal büyüme oluşturuluyorsa, katman ve taban kristal yarıları benzer olmalıdır. Silikon epitaksi ayrık bipolar transistörlerin performansını arttırmak için geliştirilmiştir. Bu transistörler, kollektör kırılma voltajını belirlemek için onun direncini kullanan yığın pulları olarak üretilir. Bununla birkilte, yüksek kırılma voltajları yüksek dirençli malzemelere ihtiyaç duyar. Pulların inceliği ile birleştirilmiş olan bu ihtiyaç, yüksek frekans cevabını sınırlayan ve güç yayılımını arttıran aşırı kollektör direnci ile sonuçlanır. Düşük özdirençli yüzey üstündeki yüksek özdirençli katmandaki epitaksiyel büyüme bu problemi çözmüştür. Bipolar entegre devreler, ayrık transistörlerle aynı şekilde epitaksiyel yapılardan yararlanır. Taban ve epitaksiyel katman, izolasyonu sağlamak için ters katkılama tüplerine sahiptir ve çok katkılanmış difüzyon katmanı düşük dirençli kollektör kontağı gibi davranır. VMOS teknolojilerinde yapıldığı gibi, tek kutuplu malzeme (unipolar) olan jonksiyon alan etkili transistörde de (JFET) epitaksiyel pul kullanılır. Epitaksiyel yapılar ayrıca dinamik rastgele erişimli bellek RAMler ve CMOS entegre devrelerin performansını arttırmak için kullanılır. JFET lerde ve VMOS devrelerde epitaksiyel işlemle sağlanan katkılama profili devre yapısına entegre edilir. Dinamik RAMlerde ve CMOS devrelerde aygıtlar yığın 33

35 CMOS Üretim Aşamaları Bölüm 3 pulları halinde imal edilmelidir ama belirli devre parametreleri epitaksiyel madde kullanılarak optimize edilir. Epitaksiyel pulların yığın pulları üzerindeki ana avantajları iki kısımdır. Birincisi yüzeydeki epitaksiyel katmanlar genellikle bir yada daha fazla gizli katman içerirler. Difüzyon ve iyon implantasyonunun (iyon aşılama) dışında tasarlayan kişiye devre yapısındaki katkılama profilini kontrol etmeyi sağlar. İkinci olarak epitaksiyel katmanların fiziksel varlıkları yığın maddelerinden farklılık gösterir. Örnek olarak epitaksiyel katmanlarda genellikle oksijen ve karbon kullanılmaz. 3.4 Dielektrik ve Polisilikon Film Çökelmesi Modern VLSI devrelerinin üretiminde çökelmiş filmler geniş ölçüde kullanılmaktadır. Bu filmler devre içindeki bölgelerin iletimini, metaller arası izolasyonu ve çevreden korunmayı sağlar. Çökelmiş filmler birçok gereksinime ihtiyaç duyar. Her devre üstündeki ve işlenen birçok pulun üzerindeki film kalınlığı aynı olmak zorundadır. Yapısı ve filmin bileşimi kontrol edilmelidir ve tekrar üretilebilir olmalıdır. Sonuç olarak film çökelmesindeki metot güvenilir, tekrar üretilebilir, kolayca otomatikleştirilebilir ve ucuz olmalıdır. En geniş olarak kullanılan maddeler polikristal silikon, silisyum dioksit, stoichiometrik silikon nitrit ve çökelmiş plazma silikon nitrittir. En çok kullanılan metodu atmosfer basınçlı kimyasal buhar çökelmesi (CVD), alçak basınçlı kimyasal buhar çökelmesi (LPCVD) ve plazmalı kimyasal buhar çökelmesi (PCVD veya plazma çökelmesi) dir. Bu maddelerin değişik incelemeleri ve hazırlanışı vardır. Genellikle polisilikon diye bilinen polikristal silikon 600 C den 650 C ye kadar pyrolyzing silane ile hazırlanmıştır. Polisilikon çok seviyeli metalizasyon için iletim maddesi gibi ve sığ jonksiyonlu aletler için iletim maddesi gibi ve MOS devrelerde, kapı elektrot maddesi gibi kullanılır. Polisilikon genellikle katkılama olmadan çökeltilir. Katkı elementleri arsenik, fosfor veya bor sonradan difüzyon yoluyla ve iyon aşılamasıyla eklenir. Bazı devre yapıları için avantajlı olan katkı maddeleri ayrıca çökelme sırasında da eklenebilir. Farklı yüzdelerde oksijen içeren polisilikon, devre pasivasyonu için kullanılan yarı izolasyonlu bir maddedir. Dielektrik maddeler iletim katmanları arası izolasyon için, difüzyon ve iyon katkılaması maskeleri için, katkılanmış oksitlerden difüzyon için, katkı maddelerinin kaybını önleme amacıyla katkılanmış filmleri kapatmak için, devreleri harici maddelerden, katkılardan, nemden, çiziklerden koruma amacıyla pasivasyon işleminde kullanılır. Fosforla katkılanmış silisyumdioksit daha kullanışlıdır çünkü sodyum katkılarının yayılımını engeller ve sonraki metalizasyon için yararlı olan düzgün bir topografyayı oluşturarak, yumuşar ve 1000 C-1100 C de akar. Silisyum nitrit sodyum difüzyonuna bir bariyerdir ve neredeyse nemden hiç etkilenmez. Ayrıca oldukça yüksek oranda oksidasyona sahiptir. Stoiçometrik silisyum nitrit (SiN 4 ) C de çökeltilir. Düzlemsel yapılar oluşturmak için bir oksidasyon maskesi gibi kullanılır. Plazma çökelmeli silisyum nitrit (SiN) C gibi çok daha düşük derecelerde oluşturulur. Dış etkenlere karşı koruma ve pasifize katmanı olarak kullanılır. Düşük çökelme sıcaklığı bu maddenin alüminyum veya altın metalizasyonu üzerinde kullanılmasına izin vermektedir. 34

36 CMOS Üretim Aşamaları Bölüm 3 İnce filmlerin çökeltilmesinde birçok metot kullanılır. Çoğu CVD teknikleri genellikle yarıiletken işlemlerinde kullanılır. Bu kimyasal çökelmeler çeşitli şartlar altında gerçekleşir. Çökelme sıcaklıkları 100 ile 1000 C arası değişir ve basınç oranı 7 Pa ya kadar (0.05Terr) düşer. Reaksiyonun enerjisi fotonlar veya parlak deşarjla termal olarak karşılanmaktadır. Dielektrik ve polisilikon filmler çeşitli reaktör geometrileri kullanılarak atmosfer basıncında çökeltilmektedir. Bu, bir sıcaklık algılayıcısı üzerindeki pullarla yatay reaktörler içerir ve reaktant gazı yüksek hızla yüzey üzerine akar. Algılayıcı yüksek şiddetteki lambalar kullanarak radyasyonla veya radyo frekans indüksiyonuyla veya elektrik rezistansla ısıtılır. Bu işlemde çeşitli dikey reaktörler de kullanılmaktadır. Yatay reaktörlerde olduğu gibi algılayıcı radyasyon, indüksiyon veya rezistansla ısıtılır. Bütün bu atmosferik basınç reaktörleri düşük wafer (pul) toplam üretimi eğilimlidir. Yükleme ve boşaltma sırasında büyük wafer kullanımına ihtiyaç duyarlar. Genellikle %10 dan daha iyi olamayan kalınlığın tekdüze hale gelmesini sağlarlar. Sonuç olarak düşük basınçta, sıcak-duvar reaktörleri ile tekrar yapılırlar. Sıcakduvar reaktörlerindeki plazmalı çökeltilerde, çok düşük örnekleme sıcaklığına ( C) ihtiyaç duyan uygulamalar için bu yöntem tercih edilmektedir. Düşük basınçlı çökeltme işlemlerinin potansiyel avantajları, (1) tek tip adım bildirimi, (2) bileşimin kesin kontrolü ve yapısı, (3) düşük sıcaklık işlemleri, (4) hızlı çökeltme oranları, (5) yüksek toplam üretim ve (6) düşük işlem fiyatlarıdır. Üretim aşamasında bu avantajlar dikkate alınmaktadır. Örneğin düşük çökelme sıcaklığı avantajına sahip olabilmek için bazı seçenekler göz ardı edilebilir. Çökeltme işlemindeki en büyük gelişme CVD nin avantajlarının en iyi şekilde kullanımı ve özel devre yapılarına uygun ideal seçeneklerin bulunmasıdır. 3.5 Oksitlenme (Oksidasyon) Bütün modern entegre devre üretim işlemleri boyunca silikonun oksidasyonu oldukça önemlidir. Yüksek kaliteli oksit oluşturulması önemli bir işlemdir. Yüksek kaliteli entegre devrelerin üretiminde temel oksidasyon mekanizmasını anlamamız yeterli olmaz. Kontrol edilebilir ve tekrarlanabilir Şekilde, yüksek kaliteli oksit oluşturmak gerekir. Buna ek olarak entegre devrelerin güvenilirliğinden emin olmak için, oksidin elektriksel işlemlerinin de anlaşılması gereklidir. Silisyum dioksidin birçok kullanımı vardır. Difüzyona, katkılamaya veya iyon aşılamaya karşı maske gibi davranır. Yüzey pasivasyonunu sağlar. Bir devreyi diğerinden izole eder(dielektrik izolasyon). MOS yapılarda bir bileşim maddesi gibi davranır. Çok seviyeli metalizasyon sistemlerinin elektriksel izolasyonunu sağlar. Oksit katmanları oluşturmak için temel oksidasyon, ıslak anodizasyon, CVD ve plazma anodizasyonu veya oksidasyonu gibi birçok teknik geliştirilmiştir. Oksit ve silikon arasındaki arayüz düşük yük yoğunluk seviyesine gereksinim duyduğu zaman, termal oksidasyon tercih edilen tekniktir. Çok seviyeli metalizasyon yapılarda olduğu gibi metal katmanın yukarısına oksit katmanı gerektiği zaman, buraya buhar gaz tekniği uyum sağlar. Entegre devre işleminde temel olarak termal silikon oksidasyon tekniği kullanılmaktadır. 35

37 CMOS Üretim Aşamaları Bölüm 3 Oksidasyonu incelerken oksidasyon modelini ve onun deneysel bilgilere olan yararlarını incelemek gerekmektedir. Yönlendirmenin etkisi, katkı yoğunluğu, çevreye HCL eklenmesi ve oksidasyonun temellerindeki yüzey hasarları gibi... Standart temel oksidasyon teknikleri olan kuru, ıslak ve HCL kuru yöntemleri en çok bilinenlerdir. Oksidasyonla olan önceki yüzey pislenmesinden dolayı gerekli olan temizleme işlemi de önemli yer tutar. Oksit maskenin şiddeti, oksit yükler ve termal oksitlerdeki baskılar ile oksit karakteristikleri oluşturulur. Temel oksidasyon ve polisilikon oksidasyon işlemi boyunca, katkılar Si- SiO 2 arayüzüne tekrar gruplandırılır. Daha sonra oksidasyon yığılma hataları ve oksidasyon izolasyon hataları incelenir. 3.6 Difüzyon VLSI işleminde silisyum içindeki yarıiletken atomların yayılması önemlidir. Difüzyon tekniklerini kullanma fikri, silisyum veya germanyumun iletkenlik tipini değiştirmek için 1952 yılında Pfann tarafından ortaya atılmıştır. O zamandan beri difüzyonla silisyum içine katkı atomlarının nasıl yerleştirileceği hakkında çeşitli fikirler üzerinde çalışıldı. Difüzyon, beyz, emiter ve çift yüzeyli cihaz teknolojisinde dirençleri oluşturmak, drain ve source bölgelerini oluşturmak ve MOS devre teknolojisinde polisilikonları zenginleştirmek için kullanılır. Karışımın içinde geniş oranda yoğunlaşan katkı atomları, silikon içerisine yerleştirilirken şu yollar takip edilir. 1) Yüksek sıcaklıktaki bir buhar içindeki kimyasal bir kaynaktan difüzyon edilir, 2) Zenginleştirilmiş oksit kaynağından difüzyon edilir, 3) Aşılanmış iyon tabakasında yumuşatılır ve difüzyon edilir, Aşılanmış atomları harekete geçirmek için ve aşılanan iyonlardaki kristal zararlarını azaltmak için aşılanmış katmanlar yumuşatılır. Yüksek sıcaklıkta yumuşatma olduğu zaman difüzyonda olur. Çünkü aşılanmış iyon, toplam katkı atomlarının cm -2 kadarki büyük bir kısmının daha titiz kontrolünü sağlar. Bu kimyasal ve zenginleştirilmiş oksit kaynağı mümkün olduğu her yerde yerine konur. İyon aşılama, VLSI entegre üretiminde büyük ölçüde kullanılır. Difüzyon üzerindeki çalışmaların diğer yönü, kuramsal analizden difüzyon sonuçlarını önceden belirlemek için, deneysel bilgiden düzeltilmiş bilgileri geliştirmektir. Difüzyon çalışmalarının asıl amacı, işlemci parametrelerinden yarıiletken devredeki elektriksel karakteristiklerin hesaplanmasıdır. Difüzyon teorileri iki büyük yaklaşımdan geliştirilir. Fick in difüzyon eşitliği teorisi ve atomistik teori. 3.7 İyon Enjektesi (Aşısı) İyon aşısı, yeterli enerjiyle hedefe doğru fırlayan iyonlaşmış atomların yüzeyin arkasındaki bölgeye nüfuz etmesinin başlangıcıdır. En yaygın uygulaması silikon aşılanmasıdır. Bor, Fosfor veya Arsenik dopant iyonları için 3 ila 500 kev luk enerji, yaklaşık 100 den A a kadar silikon yüzeyinin altına iyonları enjekte etmek için kullanılır. Özel bir uygulamayı gerçekleştirmek için İyon enerjisinin yaklaşık miktarına bağlı olan aşılama derinliği seçilebilir. 36

38 CMOS Üretim Aşamaları Bölüm 3 İyon aşısı teknolojisinin ana avantajı, aşılanmış katkı atomlarının sayısının tamamen kontrolüdür. Ayrıca, katkılama derinliği dağılım profili iyi bir şekilde kontrol edilebilir. Aşılama, 10 cm ile 10 atoms / aralığındaki katkılama kontrolü için, kimyasal çökertme tekniği üzerinde açık bir avantaj sunar. Fotodirençler, oksitler, nitritler, polisilikon v.b. gibi elverişli maddelerden yapılabilen maskeler VLSI fabrikalarında kullanılır. Vakumlanan aşılama işlemi, kuru ve temiz olarak gerçekleşir. Yüksek dozda Argon gibi iyonlarla aşılanma durumunda bazı özel zararlar ortaya çıkmaktadır. 3.8 Taşbaskı (Lithography) Entegre devrelerin üretiminde kullanılan taşbaskı, bir silikon pulun yüzeyine, bir maske üzerinde geometrik Şekillerin aktarıldığı işlemdir. Bu şekiller kapı elektrotları, bağlantı kutuları, ara bağlantılar ve buna benzer devre bölümlerinden oluşur. Günümüzde, son 20 yıl içinde geliştirilmiş birçok taş baskı teknikleri kullanılmasına rağmen bu işlem aslında 1978 yılında icat edilmiş ve bu ilk işlemde, kalıp veya imaj, bir taş tabaktan (lithos) aktarılmıştır. Bir test devresinin bilgisayar simülasyonu tamamlandıktan sonra, fabrikasyon sırasındaki bir entegrenin ilk seviyesi geometrik şekilli kalıpla oluşturulur. Malzemelerle oluşturulmuş bir devre şeması, sonraki IC (entegre devre) işlemleri için birçok seviyelere ayrılır; kapı elektrotları bir seviye, bağlantı kutuları diğer bir seviye ve böylece devam eder. Bunlar maskeleme seviyeleri olarak adlandırılır. İnteraktif grafik göstergeler ve sayısal dönüştürücüler, geometrik yerleşimi bilgisayar kontrollü bir patern jeneratörünü sürmek için kullanılan sayısal bilgiye çevirir. Patern jeneratörü genellikle bir elektron ışın makinesidir. Patern jeneratörü, tasarım özelliklerini direkt olarak bir silikon pulun yüzeyine iletebilir fakat çoğunlukla bu özellikleri fotomaskeleme veya maskeleme adı verilen ışığa karşı hassaslaştırılmış cam tabakalara iletir. Entegrenin son hali, bu özelliklerin silikon pulun yüzeyine, her bir maskeden adım adım transfer edilmesiyle gerçekleşir. Örneğin; birbirini izleyen her bir görüntü transferi arasında iyon aşılanması, oksit veya metal kaplama gerçekleşebilir. Entegredeki taşbaskı işleminde, ışığa karşı hassas bir polimerfilm, silikon pula uygulanır, kurutulur ve daha sonra bir fotomaske vasıtasıyla uygun geometrik modellerle ultraviyole ışığa veya diğer radyasyon çeşitlerine maruz bırakılır. Bu işlemden sonra, pul ışığa karşı hassas metallerde görüntüleri geliştiren bir çözelti içerisine batırılır. Kullanılan polimer tipine bağlı olarak, filmin ışığa maruz kalan veya kalmayan bölgelerinin birisi bu safhada çıkartılır. Pul daha sonra polimer modeller tarafından korunmayan aşınma yüzeyli bir ortama yerleştirilir. Çünkü polimerik metaller, Resists adı verilen aşınma işlemine karşı koyar; eğer ışık, entegre paterni üzerine uygulanırsa buna fotoresists denir. Resists elemanı, hassas UV ışın, elektron ışınları, x-ışınları veya iyon ışınlarına duyarlı malzemelerden yapılır. VLSI taşbaskısında kullanılan resists tipi silikon pulun maruz bırakıldığı poz aletinin tipine bağlıdır. 37

39 CMOS Üretim Aşamaları Bölüm 3 Poz aletleri birçok işte kullanılır. İlk olarak, pulu sertçe tutarlar ve bir yerde maskelerler. Poz aletleri bu düzenleme için gerekli mekanik hareketi sağladığından kullanan kişiler tarafından bazen aligners olarak adlandırılır. İkinci olarak, resists elemanları için radyasyon pozlama kaynağı sağlarlar. Elektron-ışın makinası gibi bazı poz aletleri, üçüncü bir fonksiyon sağlar; bunlar silikon pulun direkt olarak bir maskeye gereksinim duymadan pozlanmasına izin verir. Poz aletinin performansı, çözünürlük(resolution), kayıt (registration) ve çıkış süreci (throughput) gibi üç parametre tarafından değerlendirilebilir. Çözünürlük (Resolution): Yeniden pozlanabilmiş ve geliştirilebilmiş en az1 m lik resists elemanının minimum özelliklerini tanımlar. Kayıt (Registration): Birbiri ardına eklenen maskeleme seviyelerinin yakınlık seviyesini gösterir. Çıkış süreci (Throughput): Bir saatte pozlanabilen silikon pul sayısını belirler. Entegre devre üretiminde kullanılan VLSI poz aletlerinin başlıcası UV ışınının kullanıldığı optik sistemlerdir. Bunlar yaklaşık olarak sistemi ile, 1 m çözünürlük, 0.5 m 0.2 m kayıt oranı ve yaklaşık.5 m kayıt ve saatte 100 poza kadardır. Elektron-ışın poz 0 den daha az çözünürlükte IC özellikleri üretilebilir. E- ışın sistemleri, öncelikle fotomaskelerin üretiminde kullanılır. X-ray taşbaskı sistemleri yaklaşık olarak 0.5 m çözünürlük ve.5 m kullanılmamaktadır. 0 kayıda sahiptir fakat hala büyük miktarlarda IC üretiminde 3.9 Kuru Aşındırma (Dry Etching) Yukarıda tanımlanan taşbaskı tekniklerinden belirlenen Resist paternleri, son hal devredeki kalıcı malzemeler değildirler fakat sadece devre özelliklerini yansıtırlar. Devre kalıplarını üretmek için, bu Resist paternler devreyi oluşturan katmanlara transfer edilmelidir. Bu patern transferinin bir metodu, bir katmandaki maskelenmemiş kısımların seçici bir şekilde kaldırılmasıdır ki, genellikle bu işlem aşındırma (etching) olarak bilinir. Bu başlık altında önerilen, kuru aşındırma metotları özellikle VLSI işlemleri için uygundur. Kuru aşındırma plazma yardımlı aşındırmayla eşanlamlıdır ki bu birçok tekniği barındırır. Bu teknikler, Resist paternlerinin katmanlarını çok yüksek kalitede transfer ettiğinden dolayı yaygın olarak VLSI işlemlerinde kullanılır Metalizasyon Metalizasyon işlemini bir örnek vererek tanımlayabiliriz. Bir p + tipi yapının içine source ve drain aşılanmasıyla oluşan klasik bir MOSFET in şematik diyagramından anlaşılabilir. Source ve drain bir metal ile (örneğin Al.) pencereye temas halindedir ve bir güç kaynağına bağlanmıştır. Gate elektrotuna bir eşik voltajı (V t ) uygulandığında, source ve drain arasından akım akar. Bu voltaj bitişik p katmanını n-tipine çeviren bir gate oksit alanı meydana getirir. Böylece source ve drain arasında n-kanal bir iletken meydana 38

40 CMOS Üretim Aşamaları Bölüm 3 gelir. Genellikle iletken bir polisilikon olan Gate elektrotu, bir metal ile bir giriş gerilimine bağlanır. Bundan dolayı, metalizasyon için düşük dirençli ara bağlantılara ve n +, p + ve polisilikon katmanlarına temaslı düşük dirençli parçalar gerekir. Aynı zamanda, yapılar kullanım esnasında kararlı olmalıdır, yani metal bağlantıları, elektromigrasyon ve korozyon, güvenilirliği önemli oranda azaltmamalıdır ve sonuç olarak yapı kolaylıkla bir sonraki işlem tarafından resim olarak aktarılmalıdır. Günümüzde üretilen çoğu silikon MOS ve bipolar entegre devreler Al veya onun bir alaşımıyla üretilir. Çünkü Al, yaklaşık 2.7 Ω-cm lik düşük bir oda sıcaklığı direncine sahiptir ve alaşımlarının ki % 30 daha fazladır. Bu metaller düşük direnç ihtiyaçlarını karşılamaktadırlar. Al ve alaşımları, termal olarak büyütülen SiO 2 e ve tabaka haline getirilmiş silkat camlara iyi bir şekilde tutunurlar. Bu avantajlarına karşın, eklemlerin yüzeysel olduğu VLSI uygulamalarında Al un kullanılmasıyla sık sık korozyon ve elektromigrasyon problemleriyle karşılaşılır. Fakat görüleceği gibi çözümler de mevcuttur. Elektromigrasyon tabakalanmış film karakteristiklerinin kontrolüyle azaltılabilir, korozyon ise dikkatli işleme ve paketleme tekniğiyle azaltılabilir. Diğer metalizasyon yapıları da kullanılabilirdi fakat onların karmaşık işlemleri VLSI için istenmeyen durumlar meydana getirir. Bu yapıların içindekiler Ti-Pd-Au ve Ti-Pt- Au dur. MOSFET gate elektrodu ve arabağlantı yapıları metalizasyon yapılarının diğer bir kategorisidir. Buradaki işlemler Al ve onun alaşımlarıyla katman oluşturma işlemleriyle benzerdirler. N + -polisilikonun sahip olduğu nominal 500 Ω cm lik direnç değeri, elemanın kanal genişliği 1.5 m veya daha az olduğu ve tek bir çipin elemandan daha fazla eleman içerdiği VLSI uygulamaları için, oldukça büyük olduğundan, bu kolay işlenemez materyallere ihtiyaç vardır. 39

41 CMOS Üretim Aşamaları Bölüm 3 40

42 CMOS Teknolojisi Bölüm 4 BÖLÜM 4 CMOS TEKNOLOJİSİ VLSI devreleri tasarlamak için, işlemci teknolojisinin temelleri hakkında bilgi edinmemiz gerekmektedir. Temel olarak aynı entegre devre çipinde n-tipi ve p-tipi transistörün kullanıldığını göreceğiz. Günümüzde CMOS teknolojilerinin birçok değişik türü vardır. P-well process diye bilinen işlemi inceleyelim. Şekil 4.1 bazı ana işlem basamaklarını göstermektedir. İlk olarak n-tipi madde ile başlıyoruz ve bir pasivasyon katmanı oluşturuyoruz( Şekil 4.1a). Bu p-tipi transistörleri oluşturacağımız yerdir. Bundan sonra n-tipi madde içinde p-tipi oyuk oluşturacağız (Şekil 4.1b). Burada da n-tipi transistörler oluşturulacaktır. Sonraki adım gate oksit bölgesinin oluşturulmasıdır(şekil 4.1c). Bunu gate elektrotlarını temsil eden polisilikon bölgelerin oluşturulması takip eder (Şekil 4.1d). Sonra difüzyon ya da iyon implantasyonuyla n+ ve p+ bölgeleri oluşur (Şekil 4.1e). İki düğüm arası polisilikon veya metal(alüminyum) kullanılarak birleştirilebilir. Bugünün işlemcileri iletim işlemleri için iki ya da daha fazla metalizasyon seviyesi kullanmaktadır. İki düğümü birleştirmek için ilk olarak pasivasyon katmanına (tipik olarak SiO 2 ) başvururuz. Ardından kesim kontakları istenilen düğümlere dönüştürülür (Şekil 4.1f) bunu da metal çökelmesi izler (Şekil 4.1g) Şekil 4.1 deki transistörler MOS transistörler olduğu halde, yan parazitik npn ve pnp bipolar transistörler de mevcuttur. Bu parazitik transistörler latch-up denilen bir probleme yol açabilirler. Parazitik transistörler büyük akım çektiğinde ve gate in lojik durumunu kitlediğinde latch-up oluşur. Bu problem MOS transistörleri n+ ve p+ bölgelerle çevrelemekle giderilebilir. Bu bölgelere koruma halkası ( guard-rings) denir. V DD ye bağlanan p+ koruma halkası p-oyuğu içine nüfuz eder ve GND ye bağlanan n+ koruma halkası n- yapısı içine nüfuz eder. Bu parazitik transistörlerin yüksek akım çekmesini nötralize eder. Özel bölgede her katmanı oluşturmak için, karmaşık bir işlem olan modelleme kullanılır. Modelleme birçok ana adımdan oluşur. SiO 2 in özel bölgede modellenmesini inceleyelim (Şekil 4.2). 1. Adım : Açık-tüp fırın sisteminin içine pul konularak ve oksidant pulun üstünden geçirerek, pul üzerinde bir SiO 2 katman oluşturma. 2. Adım : Pul ışığa maruz kalınca erimez hale gelen negatif fotodirenç maddeyle kaplanır. Fotodirençler, kimyasal direnç gösteren, çeşitli yüzeylere kolayca yapışık bağlanabilen fotosentetif maddeler (polimer) dir. 41

43 CMOS Teknolojisi Bölüm 4 Şekil 4.1 p-well CMOS işleminin temel adımları. 42

44 CMOS Teknolojisi Bölüm 4 3. Adım : Bu adımda, bir model maskeden pula transfer edilir. Bu fotolitografi diye bilinir. Maske, verilen bir katmanın ( burada SiO 2 ) planının geometrisini içeren emülsiyon bir plakadır. Maske, pulla kesin bir doğrulukla (<0.5 m) aynı hizaya getirilmelidir. Daha sonra maske ultraviyole ışına maruz bırakılır. Fotodirencin ışığa maruz kalan bölgeleri erimez hale gelir. Diğer bölgeler kimyasal olarak eriyebilir. 4. Adım : Fotodirencin erimeyen bölgeleri SiO 2 in altında eritilerek dağıtılır. Bu adım banyo etmek (developing) diye adlandırılır. 5. Adım : Erimiş SiO 2 i yok etmek için dağlayıcı kullanılır ama bu silikon altında olmaz. Bu adımda çinkografi (asitle dağlamak-etching) diye adlandırılır. 6. Adım : Son olarak geri kalan fotodirenç, fotodirenç soyulması (stripping) denen bir teknikle via ya dönüştürülür. Polisilikon ve metal katmanlarda benzer bir işlemle modellenir. Aşağıdaki katmanların geometrisindeki özellikler tasarımı yapanın taslağına bağlıdır( 2-boyutlu ). p-oyuk n+ difüzyonu ve p+ difüzyonu transistör kanal bölgesi polisilikon metalizasyon kesim kontakları 43

45 CMOS Teknolojisi Bölüm 4 Şekil 4.2 Si0 2 i modellemenin temel işlem adımları. 4.1 Temel CMOS İçerikleri MOS transistörü çıkarmanın yüksek seviyesinde modellenmesinde, bunu kombinasyonel fonksiyonların uygulanması için bir prensip yapım bloğu kullanılır. Şekil 4.3 de gösterildiği gibi MOS transistör iki ana moda sahip olacak. N-tipi transistör gate ine lojik 1 uygulandığı takdirde on diye adlandırılır. Gate ine lojik 0 uygulandığında off olarak adlandırılır. P-tipi transistörde ise gate ine lojik 0 uygulandığında on, gate ine lojik 1 uygulandığında off olur. Her iki transistör içinde on durumu source ve drain arası bir iletim olduğunu anlatır. off durumunda source ve drain arası bir yol yoktur, buda açık devre olarak modellenebilir. 44

46 CMOS Teknolojisi Bölüm 4 Şekil 4.3 MOS transistör ve ON-OFF durumları. On durumunda n-tipi transistörün source u toprağa bağlı ise ( lojik 0 durumu ) drain de o seviyede olacaktır. Off durumunda her iki transistörde sonsuz direnç gösterecektir. Bu ise MOS teknolojisinde, transistörün her terminali kapasitiftir ve şarj kapasitesine sahiptir anlamına gelir. Bir transistör off durumunda iken drain e önceden birkaç milisaniyede yüklenen yüke sahiptir. Bundan dolayı MOS transistör üç durumlu bir elemandır. Drain i lojik 0, lojik 1 veya yüksek empedans halinde olabilir. 4.2 Tersleyiciler CMOS lojikte, n-tipi transistörler düşük voltaj seviyelerini iletmek için ve p-tipi transistörler yüksek voltaj seviyelerini iletmek için kullanılırlar. Bu voltaj alçalması olmadan n-tipi transistörlerin düşük voltaj seviyelerini koruyabilmeleri ve p-tipi transistörlerin yüksek voltaj seviyelerini koruyabilmelerinden kaynaklanmaktadır. Şekil 4.4 de bir CMOS tersleyici görülmektedir. Source u V DD ye bağlı p-tipi transistörden (lojik 1 i temsil eder) ve source u GNDye bağlı n-tipi transistörden (lojik 0 ı temsil eder) oluşur. İki transistörün gate i birbirine bağlıdır ve girişi oluşturmaktadır. Drain lerde birbirine bağlıdır ve çıkışı oluşturmaktadır. Şekil 4.4b, lojik 1 giriş olarak verildiğindeki tersleyici modelini göstermektedir. Bu durumda n-tipi transistör on 45

47 CMOS Teknolojisi Bölüm 4 dur ve p-tipi transistör off dur. Böylece GND ve çıkış arasında bir iletim sağlanmış olur. Fiziksel olarak bu çıkış düğümündeki kapasitansı boşaltır ve lojik 0 uygulandığını gösterir. Şekil 4.4 CMOS tersleyici CMOS Switch (Anahtar) Bir diğer önemli CMOS içeriği de CMOS switch (CMOS anahtar)dır. (Şekil 4.5) Bu n-tipi ve p-tipi CMOS transistörlein paralel bağlanmasıyla tasarlanmıştır. CMOS switch düşük ve yüksek voltaj seviyelerini voltaj düşümü olmadan bağlamak için kullanılır. Lojik 0 değerini iyi ilettiği için n-tipi transistör ve lojik 1 değerini iyi ilettiği için p-tipi transistörler kullanılır. 46

48 CMOS Teknolojisi Bölüm 4 Şekil 4.5 CMOS anahtar. 4.4 Ardışıl Devreler Kurmak Kombinasyonel devreler kurarken, çıkışı 1 yapacak lojik durumlar ve çıkışı 0 yapacak lojik durumlar belirlenmelidir. Bu durumların pull-up ve pull-down ağlara uyup uymadığına bakılmalıdır. Genelde her ağ VE ve/veya VEYA fonksiyonlarından oluşur. VE fonksiyonu transistörlerin seri birleşimiyle gerçekleştirilebilir ve VEYA fonksiyonu transistörlerin paralel birleşimiyle gerçekleştirilebilir (Şekil 4.6). Deployed olan transistörün tipi (p veya n) pull-up ve pull-down ağlarla yer ilişkisine bağlıdır. Pull-up ağlarda p-tipi transistörler ve pull-down ağlarda ise n-tipi transistörler kullanacağız. 47

49 CMOS Teknolojisi Bölüm 4 Şekil 4.6 VE ve VEYA fonksiyonları için transistör bağlantıları. 4.5 VEDEĞİL Kapısı VEDEĞİL fonksiyonunu ele alalım. Pull-up ağ ( A + B )nin, pull-down ağ (A.B) nin lojik tümleyicisi olduğu açıktır. Şekil 4.7 de gösterildiği gibi pull-up ağ bir VEYA fonksiyonu ve pull-down ağda bir VE fonksiyonudur. P-tipi transistörlerin gate i 0 olduğunda on durumuna geldiğini hatırlayalım. Bundan dolayı birini gate i A ( A değil) ile sürülen, diğerinin gate i B ( transistör kullanılarak ( A + B değil) ile sürülen iki p-tipi B ) fonksiyonu gösterilir. VEDEĞİL kapısını tamamen terslemek için, pull-up ve pull-down ağlarına bağlı olan Şekil 4.7b deki gibi bir güç kaynağına ihtiyaç vardır. Bu tür lojik aletlere FCMOS (fully complementary MOS) denir çünkü pull-up ve pull-down ağlar birbirlerinin lojik tamamlayıcılarıdır. 48

50 CMOS Teknolojisi Bölüm 4 Şekil 4.7 VEDEĞİL kapısının gösterimi. 4.6 VEYADEĞİL Kapısı VEYADEĞİL kapısı Şekil 4.8 de gösterilmiştir. Burada pull-down ağda paralel ve pull-up ağda seri bağlantı vardır. A veya B den birisi 1 olduğunda, F çıkışıyla GND arasında bir yol oluşur ve F düşük seviyeye geçer. F çıkışının yüksek seviye olması için A ve B nin 0 olması gerekmektedir. Şekil 4.8 VEYADEĞİL kapısının gösterimi. 4.7 Kombinasyonel Devreler Kurmak Daha karmaşık olan kombinasyonel fonksiyonlar incelenirse, pull-up ve pull-down ağların seri ve paralel bağlantı kombinasyonundan yararlanılmaktadır. Daha kompleks fonksiyonların oluşturulması VEYADEĞİL 49

51 CMOS Teknolojisi Bölüm 4 ve VEDEĞİL kapılarını oluşturmaktan daha zor değildir. Temel olarak, çıkışı yüksek seviye ve alçak seviye yapan durumları belirlenmelidir. Aşağıdaki fonksiyonu ele alalım. F=A. B + B. C F=1 yapan durum (A. B + B. C ) dir. F=0 yapan durum A. B + B. C = ( A +B).(B+C) dir. Şekil 4.9 de ayrı ayrı pull-up ve pull-down ağlar gösterilmiştir. Şekil 4.9b de tüm yapı görülmektedir. Şekil 4.9 F=A. B + B. C fonksiyonunun gösterimi Çoklayıcılar İkiye bir çoklayıcı F=A.seçme+B.seçme Şekil 4.10a da gösterilen tekniklerle tasarlanabilir. Şekil 4.10b deki gibi de oluşturulabilir. 50

52 CMOS Teknolojisi Bölüm 4 Şekil ya 1 çoklayıcının gösterimi. 51

53 CMOS Teknolojisi Bölüm Flip-Floplar D-flip flopların çeşitli oluşumlarını inceleyelim. Şekil 4.11 de basit D tipi flip-flop görülmektedir. İki tersleyiciden ve iki geçiş kapısından oluşmaktadır. Şekil 4.11b de gösterildiği gibi 1 ve 2 girişleri iki faz çakışmayan sinyallerden oluşmaktadır. Hiçbir zaman 1 ve 2 nin yüksek seviyeleri çakışmaz. Şekildeki flip-flopun çok önemli bir özelliğidir ve doğru işlemi yapmak için önem taşır. Bu iki faz 1 =0100 ve 2 =0001 diye kodlanabilir. Tek bir sinyal saykılı 1 ve 2 nin her durumunu içerir. (Şekil 4.11b) Bu flip-flop iki özdeş kısma ayrılabilir. Sinyalin birinci fazı boyunca, D girişindeki lojik seviye ilk kısma yüklenir. Sinyalin ikinci fazı boyunca, lojik seviye çıkışa aktarılır. Çakışmayan fazlı sinyal düzenli sinyal akışını sağlar. Sinyal periyodu, devreye en kötü durum gecikme yolu sağlayacak kadar yeterli sürede olmalıdır. Şekil 4.11 Ayrık clock palsiyle 2 fazlı D-tipi flip-flop. Ardışıl devreyi sıraya koymak önemlidir. Bu D flip-flopa bir reset olanağı katarak yapılabilir. (Şekil 4.12) Şekil 4.12a da bir tarafı GND ye bağlanan bir CMOS switch kullanılmıştır. Reset girişindeki düşük sinyal, anahtarı aktif hale getirecektir ve saat palsi ile eşzamanlı olarak Q resetini 0 a getirecektir. Flip-flopu reset yaparken D lojik 1 de olursa bir problem oluşabilir. Şekil 4.12a daki düğümlerde lojik 1 ve lojik 0 ın karşı karşıya gelmesiyle sonuçlanabilir. Sonuç olarak, düğümün son değeri belirsizdir. Bir reset fonksiyonu katmanın daha iyi bir yolu Şekil 4.12b de görülmektedir. Reset girişindeki düşük bir sinyal 2 saat palsi gelene kadar Q yı 0 a resetleyecektir. 52

54 CMOS Teknolojisi Bölüm 4 Şekil 4.12 D flip-flop u reset yapmanın iki yolu. Şekil 4.13 Geri besleme ile iki seviye D flip-flop. Şekil 4.11 ve 4.12 de gösterilen flip-flopların bir dezavantajı da, sonraki flip-floplar için tekrar kurulma ihtiyacıdır. Şekil 4.13 de bu tekrar kurulmayı sağlayan geri besleme mekanizmalı bir D flip-flop görülmektedir. Bu özel flip-flop basit saat palsinin iki fazında kullanılır. nın yüksek seviyesi boyunca, D de lojik seviye flip-flopun ilk durumuna çevrilir ve geribesleme boyunca kuvvetlendirilir. nın düşük seviyesi boyunca lojik seviye geri besleme boyunca kuvvetlendirilen Q çıkışına dönüştürülür. 53

55 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 BÖLÜM 5 PROGRAMLANABİLİR LOJİK ELEMANLAR (PLD) VE ÇEŞİTLERİNİN İNCELENMESİ 5.1 Giriş Geniş ölçekli birleştirme (LSI) teknolojisinin ilerlemesi sonucu, lojik kapılar ile oluşturulan devrelerde çok karmaşık bağlantılar oluşmakta ve oluşan devre kompleks bir yapıya sahip olmaktadır. Karmaşık bağlantılar, geniş alan kaplayan ve bağlantıları için özel yöntemler (baskı devre tekniği gibi) gerektiren devreler ortaya çıkarır. Devrelerin boyutunu küçültmek ve karmaşıklığını azaltmak amacıyla, kullanım yerine ve yapacağı işe göre şekillendirilebilen lojik elemanlar geliştirilmiştir. Yapılmak istenilen işleme göre şekillendirilebilen bu elemanlar, Programlanabilir Lojik Elemanlar ( Programmable Logic Devices PLD ) olarak adlandırılır. Programlanabilir lojik elemanların genel yapısı Şekil 5.1 de resimlendiği gibidir. PLD ye girişler ayrı ayrı tampon/tersleyici (buffer/inverter) elemanlardan uygulanır. Buffer/inverter elemanın lojik eşdeğeri de Şekil 5.2 deki gibidir. Bu elemanlar girişin doğru(1) değeri kadar tümleyen(0) değerlerinin her ikisini de çıkışa aktarabilir. AND dizisine giriş hatlarından gelen sinyalleri düzenleyip gerekli güçlendirmeyi yaparak verirler. Şekil 5.1 Genel PLD yapısı. Şekil 5.2 Buffer/inverter (tampon/tersleyici) (a) Sembolü (b) Lojik eşdeğeri 54

56 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Programlanabilir lojik elemanlar olarak isimlendirilen elemanların programlanabilir olarak isimlendirilmelerinin nedeni; entegre olarak üretiminden sonra, iç yapısının yapılan işleme göre şekillendirilebilmesidir. Böylece PLD ler Boolean fonksiyonlarını gerçekleştirmek için genel devreler olarak görülebilir. Entegrelerin iç yapısının şekillendirilebilmesi işlemi; tasarımcının, birçok değişkene sahip çarpımların toplamı şeklindeki işlemleri programlayabilmesi ve programlama işlemini basit yöntemlerle gerçekleştirilebilmesidir. 5.2 Programlanabilir Lojik Elemanlarının Gelişimi 70 li yıllarda, standart lojik devre elemanlarına oldukça rağbet edilmekte ve elektronik devre boardlarında yoğun olarak kullanılmaktaydı. Bu daha sonraları kullanıcıya daha büyük bir mimari içerisinde çok farklı bağlantıları gerçekleştirme imkanının verilmesi fikrini ortaya çıkardı. Böylece tasrımcıya birçok standart lojik ilemleri tek bir parça üzerinde birleştirmesine izin verilmiş olacaktı. Tasarım esnekliğinde en mükemmeli bulabilmek için Signetics (sırasıyla Philips ve Xilinx tarafından satın alındı) firmasından bir araştırmacı iki programlanabilir düzlem fikrini ortaya attı. Bu iki programlanabilir düzlem AND (VE) ve OR (VEYA) kapılarının kombinasyonlarıyla oluşturulmakta ve AND terimlerini birçok OR kapısı üzerinde paylaştırma esasına dayanmaktaydı. Bu mimari oldukça esnekti fakat o zamanki 10 mikron luk wafer geometrisinden dolayı, entegreyi nispeten yavaşlatan yüksek bir giriş-çıkış gecikmesi yada propagasyon (yayılım) gecikmesine, Tpd sahipti. MMI (sonradan AMD tarafından satın alındı) firması, PLA (Programmable Logic Array) dizileri için ikinci bir kaynak sağladı fakat fabrikasyon işlemlerinden sonra, programlanabilir düzlemlerden birisi sabitlenerek PLA (Programmable Array Logic) mimarisini gerçekleştirmek için değişiklikler yapıldı. Bu yeni mimarinin PLA den farkı sabit bir programlanabilir düzleme (OR dizileri) sahip olmasıydı. Pal mimarisi, PLA yapısında varolan esnekliklten yoksun fakat daha hızlı Tpd zamanına ve daha az karmaşık bir yazılıma sahipti. Bundan sonra diğer mimariler ortaya çıkmış, bunların içinde de en basiti SPLD (Simple Programmable Logic Device) olarak adlandırılmıştır. Şekil 5.3 Bir PLA Yapısı. 55

57 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Şekil 5.4 Basit bir PAL Yapısı. Bu mimaride bir ağ biçiminde yatay ve düşey interconnect (arabağlantı) hatları mevcuttur. Her bir jonksiyonda (eklemde) bir sigorta (fuse) vardır. Yazılım elemanları vasıtasıyla, kullanıcı bütün istenmeyen sigortaları patlatarak herhangi bir bağlantı oluşmayacak eklemleri seçebilir (Bu işlem bir programlayıcı tarafından yada çok bilinen adıyla In-System-Programming-ISP kullanılarak yapılır). Giriş pinleri düşey arabağlantı hatlarına ve yatay yollar AND-OR kapılarına yani ürün terimlerine bağlanır. Bu ürün terimleri, çıkış pinlerine bağlı olan her biri için ayrılmış olan flip-flop lara bağlanır. PLD ler ayrık lojik elemanların tek bir entegrede bulunan kapı sayısından yaklaşık 50 kat daha fazla lojik kapı içerebilirler. PLD teknolojisi günümüze kadar gelişmiş ve FLASH teknolojisine dayanan oldukça düşük güçlü CMOS elemanların üretimi gerçekleşmiştir. FLASH PLD ler defalarca elektrikle programlama imkanına ve silinme yeteneğine sahiptirler. Önceden kullanılan programlama teknolojisine ve en az 20 dakika süren UV silme işlemine göre mükemmel bir avantaja sahip olmaktadır. Belirli bir elemanın daha geniş kullanım alanlarına hitap etmesinin bir yolu da programlanabilirliktir. Lojik devrelerle uygulanan ilk kullanıcı-programlanabilir çip, veri hatlarının lojik devre çıkışları olarak ve adres hatlarının girişler olarak hizmet verdiği Programmable Read-Only Memory (Programlanabilir Yalnız Okunabilir Bellek) dir. Bu bellekler lojik devrelerin gerçekleştirilmesi için verimli değildi. Ve bu amaç için nadiren kullanıldı. Programlanabilir Lojik Dizi (PLA) olarak adlandırılan ilk alan programlanabilir lojik dizi, lojik devreleri oluşturmak için özel olarak geliştirildi. Temel olarak iki lojik kapı seviyesinden oluşur. Bir programlanabilir OR düzleminin takip ettiği programlanabilir AND düzlemi. Bu yapıyla, PLA lar lojik fonksiyonları sum-ofproducts formunda işlemek için çok uygundur. Ayrıca AND ve OR terimlerinin her ikisinin de birçok girişi olmasından dolayı, oldukça kullanışlıdırlar. Ama iki dezavantajı vardır: Maliyetleri sebebiyle programlanabilir lojik düzlemleri üretmek zordu ve önemli yayılım gecikmeleri vardı. Bu dezavantajları yok etmek için, Programlanabilir Dizi Lojik (PAL) olarak adlandırılan yeni bir çeşit programlanabilir çip Monolithic Memories Inc. tarafından geliştirildi. (Bu şirket daha sonra Advanced Micro 56

58 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Devices ile birleşti). PAL lerin özelliği sadece tek seviye programlanabilir olmasıdır. Buna programlanabilir bir AND düzleminin sabit OR kapılarını beslediği Şekil 4.1 de gösterilen durum örnek verilebilir. PAL ler farklı giriş-çıkış sayı değişkenliği ve çeşitli OR kapı boylarına sahiptir. PAL ler genellikle ardışıl devreler oluşturmak için OR kapı çıkışlarına bağlı flip-flop lar içerir. PAL ve PLA lar olarak yukarıda bahsedilen bu iki mimari ayrıca düşük maliyet karakteristikleri olan Programlanabilir Lojik Elemanlar (PLDs) olarak da bilinir. PAL çok yüksek pin-to-pin hız performansına sahiptir. Teknolojik ilerlemeler programlanabilir lojik ailesinde yeni gelişmelerle sonuçlandı. Birçok üretici firma çoğunlukla Karmaşık PLD (CPLD), Gelişmiş PLD (EPLD), süper PAL veya mega PAL olarak adlandırılan PLD lerden daha karmaşık çipler geliştirdi. Basit PLD ler (SPLDs) 600 den daha az kullanılabilir kapı içerir ve olası gelişimi teknolojik olarak kısıtlanmıştır. X Y Out0 unprogrammed connection Out1 programmed connection Out2 Out3 Şekil 5.5 Basit bir PAL yapısı. 5.5 Karmaşık Programlanabilir Lojik Elemanlar (CPLDs) Piyasaya çıktığı günden beri, 16V8 ve 22V10 gibi programlanabilir lojik elemanlar dijital tasarımın yükünü çeken esnek elemanlar oldu. Doğal olarak IC teknolojisi ilerlerken, çip yoğunluğunu arttırarak avantaj kazanmak için daha geniş PLD mimarileri geliştirmeye ilgi arttı. Peki, üreticiler neden mevcut mimarileri daha ileriye geliştirmezde yeni mimarilere geçerler sorusuna ne cevap vermek gerekir? Örneğin DRAM teknolojisi son 10 yılda 64 katsayısına göre ilerlerse; üreticiler neden 16V8 den 128V64 gibi bir eleman geliştiremezler? Böyle bir elemanın her 128 lojik makrohücresi için 64 giriş pini, 64 I/O pini ve 128-değişkenli bir çıkış terimi olması gerekecektir. Bunu gerçekleştirmek için birkaç 16V8 topluluğunu birleştirmek gerekir ve herhangi bir giriş, çıkış fonksiyonu tekrar kullanma esnekliği ve performansını sunar. 57

59 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 128V64 çok esnek olacaktır ancak çok iyi performans sunmaz. 32 girişe (16 sinyal ve onların tümleyeni) sahip 16V8 elemanına benzemeyerek, bu elemanın 256 girişi olacaktır. Kapasitif etkiler, sızıntı akımları vs. lerden dolayı, böyle geniş bir bağlı-and yapısı 16V8 AND dizisinden en az sekiz kat daha yavaş olacaktır. Üretici açısından en kötüsü, bir 128V64 çip alanı bakımından avantajlı olmamasıdır. Bir 128V64 bir 16V8 den yaklaşık 64 kat daha fazla alan kaplayacaktır ama giriş çıkış olarak sadece 8 kat avantaj sağlayacaktır. Formülize edersek giriş çıkış bakımından kapasite n kat artarken, kaplanan alan n 2 kat olur. Gerçekleme kolaylığı açısından tasarımcı için mümkünse 16V8 leri birleştirerek gerçekleştirmek daha kolay olur. Yukarıda anlatılanlar karmaşık programlanabilir lojik elemanların (CPLDs) geliştirilmesi fikrinin nereden çıktığını açıklar. Şekil 5.6 da gösterildiği gibi, CPLD sadece bireysel PLD lerin aynı çip üzerinde toplanmış ve bu bireysel PLD leri birbirine bağlamak için arabağlantı yapılarının çip üzerine düzenlenmiş halidir. Elde edilen CPLD mimarisiyle lojik kapasite n kat gelişirken, çip büyüklüğü de n kat artar. Bu tasarruf hiç şüphesiz arabağlantılar sayesinde olur. Şekil 5.6 Genel CPLD mimarisi. Karmaşık Programlanabilir Lojik Elemanlar (CPLD ler) basit PLD lerin daha yoğun olarak gerçekleştirildikleri bir yoldur. Birkaç PLD bloğunun veya makro hücrelerin birbirleri arasında genel amaçlı arabağlantılar ile birlikte tek bir eleman üzerinde oluşturulmasıdır. Daha karmaşık mantık yapısı, birden fazla bloklara ihtiyaç duyar ve bu bloklar arasındaki bağlantıları gerçekleştirebilmek için genel amaçlı arabağlantı (interconnection) kullanılır. CPLD ler 5ns lik hıza sahip yani 200 MHz e denk karmaşık kapılardan oluşmuştur. Kolay bir zamanlama modeline sahip olduğundan tasarım esnasında giriş ve çıkış hızlarını hesaplamak oldukça kolaydır. CPLD nin Avantajları CPLD ler tasarım kolaylığı, düşük üretim maliyeti, daha fazla ürün kazancı ve üretim-pazarlama sürecinin hızlanması gibi avantajları sağlamaktadır. 58

60 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Tasarım kolaylığı: CPLD ler tasarımı gerçekleştirmek için en kolay yolu sunarlar. Tasarım tanımlandıktan sonra, devre çizimi yada VHDL tasarım dili vasıtasıyla, CPLD geliştirme ekipmanları ile tasarım optimize edilir, uygunlaştırılır ve simülasyonu yapılır. Bu geliştirme ekipmanları, standart bir CPLD entegresini istenilen fonksiyonlarla programlamak için kullanılan bir dosya oluşturur. Böylelikle hemen kullanıma hazır bir donanım prototipi gerçekleşir ve başlayabilmek için gerekli debugging işlemlerine izin verir. Eğer bir düzeltme gerekiyorsa, tasarımdaki değişiklikler CPLD geliştirme kitine girilir ve tasarım tekrardan gerçekleştirilir ve teste hazır hale gelir. JTAG Port 3 JTAG Controller In-System Programming Controller I/O Function Block 1 I/O I/O I/O I/O Blocks FastCONNECT Switch Matrix Function Block 2 Global Clocks 3 Function Block 3 Global Set/Reset Global Tri-States 1 2 or 4 Function Block 4 Şekil 5.7 Bir CPLD mimarisi. Düşük üretim maliyeti: CPLD lerin tasarım kolaylığı, daha kısa bir geliştirme süreci sunar. CPLD lerin tekrar programlanabilir olması, tasarımın kolaylıkla ve maliyetsiz bir şekilde değiştirilebilmesine imkan tanır. Böylece tasarımların optimize edilebilmesini ve ürünlerin gelişimlerini devam ettirecek yeni özellikler eklenebilmesi sağlanmaktadır. CPLD ler ile her zaman karşılaşılan tasarım zorluklarının önüne geçilerek daha esnek çözümler sunulmaktadır. Daha fazla ürün kazancı: CPLD lerin kısa tasarım süreci ürünün pazara daha kısa zamanda çıkmasına ve daha çabuk kazanç getirmeye başlamasına imkan tanır. CPLD ler tekrar programlanabilir olduğundan ürünler internet üzerinden ISP kullanılarak kolaylıkla geliştirilebilir. Bu da kolaylıkla ilave özelliklerin eklenebilmesini sağlar. 59

61 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Azaltılmış Board alanı: CPLD ler yüksek seviyeli bir entegrasyon sunmaktadır (hacim başına düşen oldukça fazla sayıda lojik kapı). Bu da ürün tasarımcılarına çok küçük alanlara sığabilecek mükemmel bir çözüm önermektedir. Farklı üreticiler şekilde gösterilen basit mimariden çok farklı mimari yaklaşımlarına da girebiliyor. Bu mimari yaklaşımları bireysel PLD lerin (AND dizisi ve makrohücreler), giriş/çıkış blokları ve programlanabilir arabağlantıların değişik tasarlanması ve farklı kombinasyonlarıyla elde edilir. Tüm bunları açıklamak için ilerleyen sayfalarda Xilinx XC9500 serisi CPLD mimarisini inceleyeceğiz Xilinx XC9500 CPLD Ailesi Xilinx XC9500 serileri harici giriş/çıkış (I/O) pin sayıları ve içinde kullanılan PLD lere (Xilinx bunları fonksiyon blokları-fb ler olarak adlandırır) göre değişen ama mantığı aynı benzer CPLD mimarili bir ailedir. Sonrada göreceğimiz gibi, içindeki her PLD 36 girişe, 18 makrohücre ve çıkışa sahiptir ve 36V18 olarak adlandırılır. Tablo 5.1 de görüldüğü gibi, ailedeki elemanlar içerdikleri makrohücre sayısına göre adlandırılır. En küçüğü 2 FB (iç PLD), 36 makrohücre ve en büyüğü de 16 FB ve 288 makrohücre içerir. Bu ve diğer CPLD ailelerinin diğer önemli özelliği de, örneğin XC95108 de olduğu gibi, farklı paketlerde kullanıcıya sunulmasıdır. Bu durum sadece farklı imalat pratikleri yapmak için değil, ayrıca sağlanan harici I/O pinleriyle seçenek imkanı vermek için önemlidir. Birçok uygulamada, sistemin (çipin) içindeki tüm sinyalleri pin olarak dış dünyaya vermek gereksizdir. Örneğin XC dahili makrohücreye sahip olmasına rağmen, 108 makrohücreden 108 çıkış alınmasına gerek yoktur, elemanın 84-pin-PLCC versiyonunda en fazla 69 çıkış harici dünyaya verilir. Aslında 69 çıkıştan daha fazlası da dahili olarak girişler için kullanılabilirdi. Bu durumda daha az pin çıkışı harici olarak görünecekti. Ancak dış dünyaya verilen çıkışlar, içerideki bağlantılar programlanarak yine çip içinde giriş olarak kullanılabilir. Çıkışları dışarıya verilmeyip de içeride kullanılan makrohücrelere bazen buried (gömülü/saklı) makrohücreler denir. Şekil 3.8 tipik bir XC9500 ailesi CPLD nin iç mimarisi blok diyagramıdır. Her harici I/O pini giriş, çıkış veya sonra inceleneceği gibi elenin programlanmasına göre iki yönlü pin olarak kullanılabilir. Şeklin altındaki pinler özel amaçlar için kullanılır. Üç pinden herhangi biri global clock lar (GCK) olarak kullanılabilir, böylece her makrohücre seçilen clock girişini kullanmaya programlanabilir. Bir pin global set/reset (GSR) olarak kullanılabilir, yine her makrohücre bu sinyali asenkronize preset veya clear olarak kullanmaya programlanabilir. Son olarak, elemana bağlı olarak iki veya dört pin global üç-durumlu kontroller (GTS) olarak kullanılabilir ve bu sinyallerle makrohücre çıkışları yetkilendirilebilir veya bloke edilebilir. 60

62 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Tablo 5.1 Xilinx 9500 serisi CPLD lerin fonksiyon blokları ve harici I/O pinleri. PARÇA NUMARASI XC9536 XC9572 XC95108 XC95144 XC95216 XC95288 FB ler / makrohücreler 2/36 4/72 6/108 8/144 12/216 16/288 Paket Eleman I/O Pinleri 44-pin VQFP pin PLCC pin CSP pin PLCC pin TQFP pin PQFP pin PQFP pinHQFP pin BGA Şekilde sadece dört FB lik bir kesit sunulmuştur ancak XC9500 mimarisi XC95288 de 16 FB barındırmak üzere ölçeklendirilmiştir. Spesifik aile üyelerini göz önünde tutmazsak, her FB programlanabilir olarak anahtarlar matrisinden 36 sinyal alır. Anahtar matrisine girişler her FB den 18 makrohücre çıkışı ve I/O pinlerinden harici girişlerdir. İlerleyen sayfalarda anahtar matrisine detaylı olarak değinilecektir. Şekil 5.8 de çizildiği gibi her FB ayrıca anahtar matrisinin altından giden 18 çıkışa sahiptir ve bunlar I/O bloklarına bağlanır. Bu bağlantılar tamamen çıkış yetkilendirme (output-enable) sinyalleridir. Şekil 5.8 Xilinx 9500 CPLD ailesi mimarisi. 61

63 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm Fonksiyon Blokları Temel bir XC9500 FB yapısı Şekil 5.9 de gösterilmiştir. Programlanabilir AND dizisi 90 ürün terime sahiptir. 16V8 ve 22V10 tipi PLD lerle karşılaştırıldığında, XC9500 ve birçok CPLD makrohücreleri makrohücre başına daha az AND terimleri sağlar ki bu sayı 16V8 de 8 ve 22V10 da 8-16 iken, XC9500 de sadece 5 tir. Ama bu ürün terim paylaşımından dolayı kötü bir durum değildir. XC9500 ve diğer CPLD ler aynı FB de kullanılmayan ürün terimleri komşu makrohücrelerde kullandıran ürün-terim paylaştırıcısına sahiptir. Şekil 5.9 Fonksiyon Blok (FB) mimarisi blok diyagramı. Şekil 5.10 XC9500 ürün terim paylaştırıcısının ve makrohücresinin lojik diyagramıdır. Bu şekilde, S1-S8 diye etiketlenmiş dikdörtgen kutular girişini çıkışındaki üç hattan birine veya ikisine bağlayan programlanabilir sinyal yönlendirme elemanlarıdır. M1-M5 diye etiketlenmiş trapezoid kutular ikiden dörde kadar olan girişlerini çıkışlara veren programlanabilir multiplexer lardır. Şekil 5.10 XC9500 ürün terim paylaştırıcısı ve makrohücresi. 62

64 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Makrohücrelerle ilişki içinde olan beş AND kapısı şeklin en sol tarafında bulunur. AND kapılarının her biri ürün terimi makrohücrenin ana OR kapısı G4 e bağlayan sinyal yönlendirme en üst çıkışı kutusuna bağlanır. Sadece bunu düşünerek, makrohücre başına beş ürün terim mevcuttur diyebiliriz. Ama G4 ün en üstteki altıncı girişi sinyal yönlendirme kutusunun en altından çıkan makrohücre çıkışını alan diğer G3 OR kapısına bağlıdır. G3 OR kapısı da bağlı olduğu elemanlar grubu da aşağıdaki ve yukarıdaki komşu makrohücrelerle bağlantı sağlar. Kullanılmayan makrohücre ürün terimleri, çıkışı S8 vasıtası ile komşu hücrelere yönlendiren G1 OR kapısına S1-S5 den doğru bağlanır. Kullanılmayan bu ürün terimler alt ve üst komşu makrohücrelere yönlendirilmeden önce, G2, S6 ve S7 ye bağlanırlar. Böylece çapraz şekilde makrohücreler arasında ürün terim alışveriş sağlanır. Bu alışverişle de tüm makrohücreler birlikte çalışmış olur. İşte bu paylaşımla CPLD ler PLD lerden ayrılır ve çipin performansı artar. S1-S5 yönlendirme kutularının ortasında bulunan üçüncü sinyal ürün terimi özel fonksiyon kullanmak içindir. Bu özel fonksiyonlar çıkış yetkilendirme (OE), XOR kontrol, set/reset ve flip-flop clock larıdır. Bu özel fonksiyonların çoğu normalde kullanılır. Şekildeki makrohücrenin kalbi, ürün terimleri kullanarak toplam-ürünler (sum-of-products) ifadesini elde edip, bunu G5 XOR kapısına veren G4 OR kapısıdır. G5 in diğer girişi 1,0 veya M1 tarafından seçilen bir ürün terim olabilir. Bu girişi 1 olarak ayarlamak G4 ten alınan toplam-ürünler ifadesini tersler. Yine bu girişe bir ürün terim vermek sayıcı tasarımlarında çok kullanışlıdır. Makrohücrenin flip-flop u FF1, D tipi flip-flop veya T tipi flip-flop olarak davranmak üzere programlanabilir. T tipi flip-flop olarak kullanılması sayıcı uygulamalarının gerçekleştirilmesinde çok kullanılır. M4 multiplexer ı 4 kaynaktan birini flip-flop clock sinyali olarak seçer. Flip-flop ayrıca M2 ve M5 multiplexer ları tarafından kontrol edilen asenkronize set ve reset girişlerine sahiptir. Çoğu uygulamada, sistemi başlatmak için set veya reset sinyali CPLD nin global set/reset sinyallerine bağlanır. Son multiplexer M3, flip-flop çıkışının makrohücre çıkışına mı yoksa giriş olarak başka makrohücreye mi verileceğini seçer. Ardından bu sinyal anahtar matrise gönderilir Giriş/Çıkış Bloğu (IOB) XC9500 I/O bloğu yapısı (IOB) Şekil 5.11 de gösterilmiştir. Üç durumlu sürücü tamponları için çıkış yetkilendirme (OE) sinyalinin yedi seçeneği vardır. Sayarsak tamponlar her zaman açık, her zaman kapalı, PTOE ile kontrol edilmiş veya dört global sinyalle ayrı ayrı yetkilendirilmiş olabilir. Global çıkış yetkilendirmeler aktif-high veya aktif-low şeklinde harici GTS pinlerinden seçilebilir. 63

65 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm 5 Şekil 5.11 XC9500 I/O bloğu. XC9500 IOB elemanları CPLD lerin I/O mimarilerini açıklamak için ele almaya değerdir. Çünkü bu I/O mimarisi lojik çıkış yetkilendirmelere ek olarak birçok analog kontrol sinyalde sağlar. Sağladığı üç analog kontrol sinyali şöyledir. 1. Katlama-oranı (slew-rate) kontrolü : Çıkış sinyallerinin yükseliş ve düşüş zamanı hızlı veya yavaş olarak bu sinyalle kontrol edilir. 2. Pull-up direnci : Yetkilendirildiği zaman çıkış pinlerinde ki sinyal kararsızlığını giderir. 3. Kullanıcı-programlanabilir GND : Bu özellik bir I/O pinini groun pini olarak veya herhangi bir pin olmayacak şekilde yetkilendirir. Bu özellik yüksek hızlı ve yüksek katlama-oranlı uygulamalarda kullanışlıdır. Bu özelliklere ek olarak, XC9500 ailesi 5V ve 3.3V harici eleman gerilimlerinin her ikisini de destekler. Giriş tamponları ve dahili lojik devreler 5V güç kaynağından (V CCINT ) çalışır. Harici elemanların çalışma gerilimlerine göre, çıkış 5V veya 3.3V kaynağın (V CCIO ) herhangi birini kullanır. D1 ve D2 diyotları V CCINT ve GND gerilimlerinin fazlalıklarını kırpmak için kullanılır. 64

66 Programlanabilir Lojik Elemanlar (PLD) ve Çeşitlerinin İncelenmesi Bölüm Anahtar Matrisi Teorik olarak CPLD programlanabilir arabağlantıları herhangi bir PLD çıkışını veya harici girişi, diğer bir PLD girişine bağlamaya izin vermelidir. Benzer şekilde, herhangi bir dahili PLD çıkışını da harici çıkış pinine aktarmaya izin vermelidir. Xilinx XC9500 ailesi üyesi XC95108 e ait anahtar matris gereksinimleri şekli Şekil 5.12 de gösterilmiştir. 108 dahili makrohücre çıkışı, 108 harici pin girişi ve toplamda 216 sinyal anahtar matrise giriş olarak bağlanır. XC95108 her biri 36 girişli 6FB ye sahip olduğundan, anahtar matrisi 216 da çıkışa sahip olmalıdır. Bu 216 çıkışın her biri FB ların AND dizisi girişlerine tek tek bağlanmalıdır. Şekil 5.12 XC95108 switch matris gereksinimleri. Anahtar matrisi şekildeki gibi çiplerde dikdörtgensel bir yapı olarak inşa edilir. Ancak ele aldığımız 216 giriş ve 216 çıkışlı oldukça büyük bir yapıdır. Günümüz yüksek yoğunluklu IC teknolojisinde, problem boyut değil hızdır. Anahtar matrisini oluşturmak için her satır ve sütunlarda kullanılan transistörler ve yollar yüksek kapasitansa ve dolayısıyla düşük hıza neden olur. Bu yüzden CPLD üreticileri anahtar matrisinin boyutunu düşürmenin yollarını ararlar. 65

67 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 BÖLÜM 6 ALAN PROGRAMLANABİLİR KAPI DİZİLERİNİN (FPGA) İNCELENMESİ ve BAZI MİMARİ ÖRNEKLERİ 6.1 Giriş Günümüzde CPLD ler den fazla kullanılabilir kapı veya yaklaşık 50 PLA ve PAL elemanı eşdeğerinde lojik kapasite sağlar. Ancak, yüksek kapasiteli lojik devreler için bu mimarilerin uygulanması zordur. Yüksek lojik kapasiteyi desteklemek için, Alan Programlanabilir Kapı Dizileri (FPGAs) kullanıcılara önerilir. Günümüzde sadece FPGA mimarisi devamlı yoğunluk gelişimine müsaade eder. FPGA tasarımları halihazırda tek çipte 8 milyon kullanılabilir kapı yoğunluğuna ulaştı. Bir FPGA işlenmemiş devre elemanları (lojik bloklar) dizisi ve ara bağlantı kaynaklarından meydana gelir. Kullanıcı programlama boyunca FPGA i konfigüre edebilir. Şekil 6.1 te, her bir programlanabilir lojik eleman kategorisinde mevcut lojik kapasiteler resimlenmiştir. Elemanların kapı sayıları özel bir uygulamaya göre en iyi elemanı seçmek için gereklidir. The number of gates 20,000 2, ** 12,000 * 5,000 *** 55,000 up to 1,000,000 * Altera MAX7000, AMD Mach, Lattice (p)lsi, Xilinx XC9500 ** Altera MAX9000 *** Xilinx XC4085XL series, Xilinx Virtex FPGAs Simple PLDs (PLA, PAL) CPLD's FPGA's Şekil 6.1 Programlanabilir elemanların lojik kapasiteleri. FPGA ler bazen PLD lerin bir çeşidi olarak düşünülür, ilk alan programlanabilir eleman Karmaşık Programlanabilir Lojik Eleman (CPLD) önderliğinde olmuştur. PLD ler lojik fonksiyonların işlenmesinde sum-of-products ve iki-seviye üzerine yoğunlaşır. Beklenen gecikmeleri gösteren basit yönlendirme yapılarına sahiptir. Tamamıyla önceden fabrika edildiğinden, çip fabrikasyonu için uzun gecikmelerinden kaçınılarak, saniyeler içinde kullanıma hazır olurlar. Bir CPLD mimarisinde, kullanıcı geniş fan-in kapılar oluşturmak için Elektriksel Programlanabilir Sadece Okunur hafıza (EPROM) transistörlerini programlayarak lojik ve ara bağlantıları oluşturur. Bir CPLD her biri basit iki-seviye PLD ye benzer, birkaç fonksiyon (işlem) bloğundan meydana gelir. Her bir fonksiyon bloğu kendi makro hücrelerini besleyen bir 66

68 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 PLD AND-dizisinden oluşur. PLD AND dizisi de birçok sonuç (product) terimden oluşur. Kullanıcı AND dizisini seçilen girişlerin bir sonuç terime dahil olmasına izin vermek amacıyla EPROM transistörleri on yaparak programlar. 6.2 VLSI ın Temel Bileşenleri Bu kısımda FPGA mimarilerinin anahtar özelliklerini ortaya çıkaran fonksiyon birimlerini, anahtar ve anahtarlama kutularını, multiplexer ları ve giriş-çıkış pad tasarımlarını inceleyeceğiz İşlem Birimleri Günümüz konfigüre edilebilir lojik elemanlarının işlem birimleri birkaç tekniğe dayanır. 1. RAM lookup tabloları : Bu yapıda, giriş değişkenleri uygulanacak fonksiyonun doğruluk tablosunu gösteren değerlerle yüklü bir RAM hafızadan değerleri seçmek için kullanılır. Böylece giriş değişkenlerinin mümkün tüm fonksiyonları uygulanabilir. Seçim uygun yapılandırılmış elemanlarda veya RAM ın Q çıkışlarından giriş verilerini alan ayrı bir dekoder de RAM adresleme mekanizmasını kullanabilir. Lookup tabloları alan verimliliği ve tahmin edilebilir gecikmeler sunabilir. Dört veya daha fazla değişkenli tüm fonksiyonları işletmek için seçilmesi gereken birim lookup tablolarıdır. Bu yapıların bir avantajı da şudur; lookup tablolu RAM lar bazı ekstra işlemlerle çeşitli tasarımlarda normal RAM olarak kullanılabilir. Bu uygulama tekniğinin dezavantajları da şunlardır : a) RAM adresleme mekanizması look-up tablosunun çıkışını seçmek için kullanılırsa, geleneksel statik RAM gibi depolama kontrolünü organize etmek zordur. Bunun için, kısmi rekonfigürasyon ve erişim için rasgele erişim avantajı kaybolur. b) Geniş look-up işlem birimleri örneğin iki girişli NAND lar gibi basit lojik fonksiyonları işlemede verimli değildir. RAM ı daha küçük bloklara bölerek ve lojik fonksiyonlara göre küçük çaplı RAM lar seçerek problemin üstesinden gelinir. Sonuç olarak; RAM look-up tablo birimleri çok değişkenli ve uzun lojik fonksiyonları olan problemleri işlemek için kullanılmalıdır. Sonuç olarak; RAM look-up tablo birimleri çok değişkenli ve uzun lojik fonksiyonları olan problemleri işlemek için kullanılmalıdır. 2. Multiplexer tabanlı : Bu tip işlem birimlerinin mantığı, iki giriş değişkenli tüm fonksiyonların girişleri 0 ve 1 sabitleri, bu sabitlerin tersi ve giriş değişkenlerinin uygun kombinasyonlarının tek bir 2:1 multiplexer a yerleştirilerek işlenebileceği gözlemine dayanır. Teknik, daha fazla giriş değişkenine ve işleme latch ına izin verecek şekilde genelleştirilebilir. Bu tip işlem birimlerinin ana avantajı şudur; yönlendirme mantığında olduğu gibi, yüksek yoğunluklu layout sağlayarak işlev blokları ve yönlendirme gereçleri hücresel diziler olarak aynı multiplexer ları kullanarak uygulanabilir. Multiplexer-tabanlı işlem birimleri (Şekil 6.2) birkaç antisigorta programlanabilir FPGA lerde ve Algotronix CAL mimarilerinde kullanılır. Bir multiplexer-tabanlı işlem birimindeki gecikme yola 67

69 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 bağlıdır ve en çok gecikme yapabilecek kritik sinyalleri optimum yollara atayan kullanıcı tasarımı yazılımlar gecikmeyi minimuma indirmek için yazılabilir. Şekil 6.2 Xilinx CAL fonksiyon birimi 3. Sabit işlev (Fixed function) : Bu işlem birimi tek bir sabit işlev sağlar. Tek sabit işlem basitlik ve kat başına düşük gecikme avantajına sahiptir. En önemli dezavantajı, kullanıcı tasarımlarını işlemesi için çok sayıda işlem birimlerine ihtiyaç duymasıdır ve birbirinin aynısı kaskat işlem birimleriyle yönlendirme gecikmeleri birleşince toplamda zayıf performans ortaya çıkar Geniş Kapılar ve Uzun Hatlar Bu yapılar daha genel arabağlantı kaynaklarına alternatif olarak düşük gecikme sağlamak için RAMprogramlı FPGA teknolojisinde kullanılır. En temel kaynak uzun bir metal teldir ve olası biçimde hücre ve IO giriş,çıkış bloklarına bağlanabilir. Uzun hatlar, sadece dizinin yarısının kesiştiği varyasyonlarda kullanışlı olmasına rağmen, normal olarak tüm yatay veya dikey dizileri keser. Uzun hatlar ve hücre girişleri arasındaki bağlantılar pahalı değildir, çünkü onlar multiplexer üzerinde sadece bir fazladan terminal gerektirir. I/O blokları ve tüm bitişik hücrelere giriş bağlantıları yapmak için uzun hatlar kullanılır. Hücre çıkışları ve bu uzun hatlar arasındaki bağlantıları yapmak pahalıdır. Çünkü hücre çıkışını uzun hatta tercihsel bağlamak en azından bir bitlik RAM gerektirir. Uzun hatların hız avantajı az sonra değineceğimiz anahtarlar, anahtarlama kutuları ve hatların kapasitif yüküne bağlıdır Anahtarlar ve Anahtarlama Kutuları Anahtar en temel yönlendirme elemanıdır. Uygulama teknolojisine göre, bir RAM hücresiyle kontrol edilen bir pass transistör, bir sigorta veya antisigorta veya bir silinebilir-programlanabilir ROM (EPROM) hücresi formunda olabilir. Anahtarlar her iki yönde sinyal geçişine müsaade eder. Anahtarlama kutuları ve Maske-programlanabilir elemanlarda ve RAM-tabanlı FPGA ler de çok kullanılan ve yatay-dikey kanalları çaprazlamasına bağlamak üzere tasarlanmış yapılardır. Ancak, anahtar kontaklarının büyük olması ve çok yer kaplaması olumsuz bir özelliğidir ve esnekliği azaltır. Şekil 6.3 de görüldüğü gibi, tek bir kutuda sınırlı sayıda kombinasyon gerçekleştirilebilir. Aranan kombinasyona sahip kutunun kütüphanede bulunacağı garanti değildir. Bu yüzden tasarım yaparken uygun kombinasyonları düşünmek gerekir. Şekil 6.3 te gösterilen yönlendirme kutuları Xilinx 3000 serisi FPGA lerde kullanılmıştır. 68

70 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.3 Xilinx anahtar kutusu yönlendirme olasılıkları Yönlendirici Olarak Multiplexer lar RAM-tabanlı teknolojilerde multiplexer lar yönlendirme yapıları olarakta kullanılırlar. Multiplexer ların en büyük avantajı birkaç anahtarı kontrol etmek için tek bir kontrol bitine izin verir ve bu yüzden RAM teknolojili yapılarda kullanımı verimlilik sağlar. Örnek olarak, 4:1 seçici 2 bitlik RAM ile bir multiplexer a uygulanabilir. Şekil 6.4 de bu multiplexer için bir şema verilmiştir. Eğer aynı seçici switch ler kullanılarak oluşturulsaydı, 4 bitlik RAM gerekecekti. Şekil 6.4 Basit pass transistör multiplexer. 69

71 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.4 de X 0, X 1, X 2, X 3 ü birbirine bağlamak için tüm Q değerlerini aktif yapmak ve X 1 ile X3 ü birbirine bağlamak için Q,Q 0 1 ve Q1 aktif yapılmalıdır. Böylece istediğimiz kombinasyonu oluşturabiliriz Giriş-Çıkış Pad Tasarımı FPGA lerde giriş-çıkış (I/O) pad lerin tasarımı bazı çelişkiler ve gereksinimler açısından hesaba katılmalıdır. Aşağıdaki özellikleri gösteren pad ler çok fonksiyonel pad ler olarak nitelendirilir. 1. TTL ve CMOS voltaj seviyelerinin her ikisini de desteklemesi. 2. İkiyönlü(bidirectional), giriş, çıkış, açık kollektör ve üç durumlu çıkış modellerini desteklemesi. 3. Bipolar lojikte çıkıştan arayüze yüksek sürme akımı sağlaması, LED gibi elemanları doğrudan sürmesi. 4. Gürültüyü azaltmak, aşım miktarını (overshoot) önlemek ve güç tüketimini düşürmek için çıkışın sürme kabiliyetinin sınırlanması. Bu durum yüksek pinli FPGA lerin kullanıldığı ve birçok çıkışın eş zamanlı olarak anahtarlanabildiği elemanlarda çok önemlidir. 5. Özel harici çiplere ihtiyaç duymadan, clock osilatörleri sağlamak için kristallere arayüz oluşturması. 6. Çip içi yönlendirme kaynaklarına arayüz oluşturması. Birçok FPGA mimarisinde çip dışı bağlantılardan daha çok çip içi bağlantılar vardır ve I/O pad leri çip içi yönlendirme kaynaklarına arayüz oluşturur. 7. Basit analog arayüz destekleri sağlaması. Ticari FPGA ler dijitalden analoğa (D\A) veya analogdan dijitale (A\D) işlemsel kuvvetlendiriciler içermemesine rağmen, özel amaçlı bazı FPGA I\O pad lerinde bu özellik istenir. Ancak, bu tip özel FPGA lerle çok çok basit analog işlemler yapılabilir. 8. Aynı üretici tarafından üretilmiş FPGA lerle, çoklu çip kaskat bağlamalarda verimli arayüzler oluşturması. Çip içindeki uzun bağlantı gereksinimlerini azaltması ve FPGA performansı için çok giriş-çıkış bağlantılı esnek I\O mimarileri çok önemlidir. Mimariye de esnekliği, yukarıda değindiğimiz özellikler katar. FPGA elemanların güç tüketiminin belirlenmesinde en önemli etken I/O pin sayılarıdır. Pin sayısı yüksek FPGA ler kullanıldığı zaman, I/O konfigürasyonlarının olası güç tüketimini göz önünde bulundurmak hayati önem taşır. Tasarımın bu yönü düşünülmediği zaman FPGA i eritmek, özelliklede plastik kılıf içindeyse, mümkündür. FPGA ler de programlanabilir I/O birimleri olarak Şekil 6.5 Xilinx 3000 serisi elemanlardan programlanabilir I/O bloklarından (IOBs) birini gösterir. Bu IOB ile sunulan özellikler birçok FPGA IOB lere göre daha zengin içerikli ve etkilidir. 70

72 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.5 Xilinx programlanabilir IOB (Input Output Block). 6.3 Alan-Programlanabilir Kapı Dizileri (FPGAs) Alan-programlanabilir lojik ve özellikle alan-programlanabilir diziler birçok lojik tasarımın yürütülmesi için çözüm seçeneği oldu. Buna ek olarak, tekrar konfigüre edilebilir dizler başka teknolojilerle karşılaştırılmayacak şekilde ürün esnekliğini arttırmak için kullanılır. FPGA araştırmaları hem akademik, hem de endüstriyel organizasyonlarda önemli ilerlemeler yaptı. Sonuç olarak, birçok yeni mimari ASIC ve full-custom tasarımlara alternatif sağlamak üzere sunuldu. Actel, Altera, Motorola, XILINX gibi firmalar bu alanda büyük çaba sarf ettiler ve birçok üniversite çip programlanabilirliğini daha yüksek seviyelere ulaştırmak amacıyla araştırmalar yürüttü lerin ortasında FPGA tanıtıldığı zaman, bu yeni teknoloji PLD lerden daha fazla işleme kapasitesine sahipti özellikle PLD ler iki-seviye lojik için optimize edilirken, FPGA ler çok-seviye lojik uygulamaları yapabiliyordu. FPGA lerin çoğu Statik RAM (SRAM) hücre dizileriyle konfigüre edilir. Buna karşılık birkaç antifuse-based (attırılabilir sigorta tabanlı) FPGA lerde geliştirilmiştir. Birçok uygulama için her iki tipte PLD lerden çok daha caziptir, çünkü konfigürasyon uçucu olmadığından ve daha az programlama gideri olduğundan daha küçük ve hızlı olma eğilimindedirler. FPGA ler üzerine uygulanacak devrenin donanım denklemlerinin olmasına ihtiyaç yoktur, ancak algoritmalardan ve hatta genel hesaplamalardan işlemler alabilir. Bu FPGA lerin diğer bir cazip özelliğidir. 71

73 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 PLD lerle kıyaslandığında, FPGA ler yönlendirme kaynakları ve lojik kaynaklar arasında dengeyi desteklemeyen mimariler kullandığından ve daha fazla kapı içerdiğinden dolayı karmaşık tasarımlar için daha uygundur. Maske Kapı Dizileriyle kıyaslandığında, maske kapı dizilerinin son metalizasyonu için haftalarca beklemek yerine, kullanıcının ara bağlantı kaynaklarını birkaç dakikada programlayabilmesinden dolayı, FPGA ler büyük oranda zaman tasarrufu sağlarlar. Günümüzde programlanabilir lojik ürünlerin çoğu FPGA lerdir. Bu bölümde, FPGA ler sadece dahili yapısı kapı dizilerine benzer elemanlar olarak değil, ayrıca dahili yapıları PLD lere benzer elemanlar olarak geniş bir şekilde açıklanacak. 6.4 Programlama Teknolojileri ve Elemanlar FPGA ler için üç tip programlama teknolojisi genel olarak kullanılır. Bunların üçü de elemanın mimarisinde yansıtılan ilgili alan ve performans etmenlerine bağlı kullanılır. Buna göre, FPGA ler eleman mimarisi ve programlama konfigürasyonlarına göre kategorize edilebilir. 1- SRAM-tabanlı FPGA ler 2- Antisigorta-tabanlı FPGA ler 3- EPROM-tabanlı FPGA ler SRAM-tabanlı FPGA ler Çoğu FPGA de kullanılan en genel programlama teknolojisi SRAM programlamadır ve en iyi bilinen SRAM FPGA lerden birisi XILINX Logic Cell Array (LCA) dır. Bir SRAM programlı FPGA de, normal işlem boyunca programlama statik hafıza hücrelerinde tutulur. Programlama teknolojileri sinyal yönlendirme için lojik ve kontrol ara bağlantı yollarını işler. Hafıza statik RAM hücrelerinden yapılmıştır ve bunun için çip sık sık SRAM programlanabilir olarak ifade edilir. Şekil 6.6 temel bir statik RAM hafıza hücresini gösterir. SRAM hafıza her bir konfigürasyon için sadece bir kere yazılır. Geçiş transistörü hem hücreyi yüklemek ve hem de bir Read/Write sinyali ile programı geri okumak için kullanılır. Çip üzerinde SRAM hafıza hücreleri için ayrılmış yer yoktur, çünkü onlar kontrol ettikleri lojik öğeler arasına dağıtılmıştır. XILINX FPGA de SRAM hafıza hücreleri tarafından üç ayrı inşa bloğu kontrol edilir. Look-up tablosu, adres hatlarını kontrol eden fonksiyon girişleriyle hafıza hücrelerinden yapılmış önemli inşa bloklarından biridir. Look-up tablosu Şekil 6.7(a) da gösterilmiştir. Her bir Look-up tablosu (fonksiyon üretici) n sayıda girişle adreslenmiş, 2 n x1 bit hafıza gibi kombinasyonal lojik işlemlerini yürütür. Diğer inşa bloğu programlanabilir ara bağlantı noktası (PIP) diye isimlendirilir ve Şekil 6.7(b) deki gibidir. PIP bir hafıza hücresinin kontrol ettiği bir geçiş hücresidir. Konfigüre edilebilir bir ara bağlantı olarak kullanılır. Üçüncü inşa bloğu ise Şekil 6.7(c) de gösterilen bir hafıza hücresi tarafından kontrol edilen multiplexer dır. Multiplexer özel durumlu tek-yönlü bir yönlendirme yapısıdır. 72

74 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Bir SRAM FPGA programı tek bir uzun program-word tan oluşur. Program çipe güç uygulandığında konfigürasyon hafızasına yüklenir. Böylece tüm look-up tablo değerleri ve birbirine bağlanan segmentler için seçim bitleri kurulur ve bu işlemle tasarım mimari üzerine işlenir. Diğer bir özellik ise konfigürasyonun sistem üzerinde güncellenebilmesidir ki buda tasarımcılara yeni seçenekler ve yapabilirlikler sağlamaktadır. SRAM programlama teknolojisi mimarisinin en büyük dezavantajı geniş alan kaplamasıdır. Tek bir SRAM hücresi gerçekleştirmek için en az beş transistöre ve programlanabilir anahtar olarak görev yapacak ekstra en az bir transistöre ihtiyaç vardır. Diğer bir dezavantaj uçuculuktur. Bunun anlamı SRAM FPGA gücün uygulandığı her sefer tekrar-programlanmalıdır. Q READ or WRITE.. Q CONFIGURATION CONTROL DATA. Şekil 6.6 Bir Statik RAM hafıza hücresi. Ancak, SRAM programlama teknolojisi iki önemli avantaja da sahiptir; bunlar, sadece standart tümleşik devre teknolojisinin sağladığı hızlı tekrar-programlanabilirlik ve hatta karmaşık lojik devreler için bile düşük güç tüketimidir. (a) (b) (c) Şekil 6.7 (a) Look-up Tablosu, (b) Programlanabilir Ara Bağlantı noktası (PIP), (c) Multiplexer Antisigorta-tabanlı FPGA ler İkinci programlama teknolojisi antisigorta yapılarının programlandığı teknolojidir. Antisigorta üzerine uygun programlama gerilimi (11 volt tan 20 volt a kadar) uygulandığında atan ve terminalleri arasında kalıcı bir düşük direnç yapısı ( Ω) oluşturan iki-uçlu bir elemandır. Şekil 6.8 (a) da gösterildiği gibi sağlam bir 73

75 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 antisigorta polisilikon ve difüzyon arasında akım akışını engelleyen oksit-nitrit-oksit (ONO) dielektrik yapıya sahiptir. Dielektrik malzemeye bir programlama palsi uygulanarak antisigorta attrılabilir. Böylece dielektrik malzeme Şekil 6.8(b) de gösterildiği gibi iletken bir bağlantı şekillendirmeye izin vermek üzere eritilir. Sonra programlama akımı difüzyon ve polisilikon arasından akar. (a) Şekil 6.8 Actel in Programlanabilir Düşük Empedans Devre Elemanı. (PLICE) (a) Attırılmamış Antisigorta, (b) Attırılmış Antisigorta (b) Antisigortaların en önemli özelliği küçük olmalarıdır. Bundan dolayı bir antisigorta-tabanlı mimari milyonlarca antisigorta içerebilir. Antisigorta teknolojisi FPGA lerde Actel, Quicklogic ve Crosspoint firmalaraınca kullanılır. Antisigorta-tabanlı FPGA mimarisinde, lojik modüller yatay ara bağlantılardan ayrı sıralar halinde düzenlenir. Şekil 6.9 bir ACT FPGA in temel yapısını gösterir. Lojik modüller sırası önceden belirlenmiş bağlama segmentleri içeren yatay yönlendirme kanalları arasına yerleştirilir. Diğer bağlama segmentleri modüller arasından ve kanallar üzerinden dikey uzanır. Her bir modül girişi belli bir dikey bağlama segmentine bağlanır. Her bir çıkış sinyali belli bir dikey bağlama segmenti üzerinde görünür. Her yatay ve dikey segmentlerin kesişim noktasına, bağlanmalarına izin vermek için, bir antisigorta uygulanır. Şekil 6.9 Antisigorta FPGA yapısı. 74

76 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Antisigortanın ikinci bir avantajı kısmen düşük direncidir. Buna ek olarak, programlanmamış bir antisigortanın parazitik kapasitansı, diğer programlama teknolojilerine göre önemli ölçüde düşüktür. Dezavantaj olarak, antisigortalar bir-kere programlanabilir elemanlardır, bunun için antisigorta-tabanlı FPGA ler, SRAM-tabanlı FPGA ler hedef sistemde bile tekrar-programlanabilir olurken, bir-kere programlanabilirdir EPROM-tabanlı FPGA ler +5V bit line pull-up resistor select gate EPROM transistor word line f loating gate gnd Şekil 6.10 EPROM Programlama Teknolojisi. Altera ve Plus Logic gibi şirketlerin kullandığı bir üçüncü programlama teknolojisi de EPROM programlama teknolojisidir (Şekil 6.10). bu durum ticari EPROM hafızalarıyla aynıdır. Bir EPROM transistör Şekil 6.10 da gösterildiği gibi bir kanyon-kapı ve bir seçme kapısı olmak üzere, iki kapı içerir. EPROM transistör kayan-kapı yük enjeksiyonu vasıtasıyla çalışır. Programlama voltajının uygulanmasıyla bir yük kayan kapının altına sıkıştırılır. Sonra transistör geçici olarak off konumunda olur. EPROM transistör, transistor ün gate terminalini ultraviyole ışığa maruz bırakarak kayan kapıdan sıkıştırılmış yük çıkarıldıktan sonra, tekrar programlanabilir EPROM programlamanın bir dezavantajı pull-up direncinin statik güç tüketmesidir. Avantajı ise tekrar programlanabilmesidir. Ancak, bu tip yapıları programlamak için özel devreciklere ihtiyaç duyması nedeniyle devre üzerinde tekrar programlanamazlar. Bir EPROM programlama lojik elemanı örneği Şekil 6.11 de resimlenmiştir. EPROM yaklaşımına benzer şekilde, Advanced Micro Devices ve Lattice tarafından kullanılan EEPROM teknolojisi devre üzerinde tekrar programlama avantajı sunar. Dezavantaj olarak, EEPROM transistörler EPROM transistörlerden daha fazla alan gerektirir. 75

77 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.11 EPROM programlanabilir bir lojik eleman. (Altera MAX7000 makrohücre) 6.5 RAM-tabanlı Xilinx LCA Ailesi LCA lar (logic cell arrays) Xilinx firması tarafından XC2000 ailesi olarak 1985 de piyasaya çıkarılan ilk FPGA dir. Ardından bazı hız ve güç kaynakları gibi değişkenlerin düzenlenmesiyle XC3000, XC4000 ve XC5000 aileleri üç yeni aile olarak tanıtılmıştır. Bu dört nesil FPGA aynı temel mimariyi kullanır ve her biri bir öncekine göre daha da ileri teknoloji ile geliştirilmiştir. Dört aileyi de grup olarak ele alıp farklılıkların altını konu ilerledikçe çizeceğiz. Dört ailede lojik hücre içeren, aralığında kapı bulunduran yoğunluğu iyi olmayan elemanlardır. Hücreler dörtten dokuza kadar giriş ve iki veya dört çıkışa sahiptir. Her bir hücre çevresindeki I/O hücrelerine bağlanan yatay ve dikey yönlendirme kanalları matrisine yerleştirilir. Xilinx XC4000 ailesinde bazı ekstra çevre elemanları mevcuttur CLB Hücreleri LCA hücreleri CLB ler (configurable logic blocks) olarak adlandırılır ve dört ailede bir veya iki flip-flop süren bağlayıcı bir blok içerir. Şekil 6.12, 6.13, 6.14, 6.15 XC2000, XC3000, XC4000 ve XC5000 de kullanılan CLB leri gösterir. Ilk olarak XC2000 ailesini ele alırsak, bağlayıcı blok dört girişe sahiptir ve bunlardan biri flip-flop ve iki çıkıştan geri beslenir. G ve F çıkışları dört girişe bağlı olarak aynı fonksiyon veya girişlerin üçüne bağlı olarak bağımsız fonksiyonlar olabilir. Bağlayıcı blok çıkışının biri flip-flop un D girişini veya set girişini sürer veya hücre çıkışlarından birini direkt olarak sürer. Diğer çıkış seçeneğe bağlı olarak flip-flop clock veya reseti olurken veya hücre çıkışını sürebilir. Flip-flop set, reset olabilir. Global veya tasarlanan hücre girişlerinden biriyle clock lanır. Hücre çıkışı, flip-flop çıkışı veya bağlayıcı fonksiyonların biri olabilir. 76

78 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 CLB de gömülü RAM hücreleriyle kontrol edilen multiplexer larla CLB den çeşitli lojik yollar tanımlanır. Bağlayıcı fonksiyon Boolean fonksiyonu üretme yeteneği olan PROM a benzer bir yapıdır ve yine gömülü RAM hücreleri fonksiyonu tanımlar. Şekil 6.12 XC2000 CLB Bu yapı XC3000 ailesinde beş girişli fonksiyon bloğu ve iki flip-flop a geliştirilmiştir. Fonksiyon bloğunun iki çıkışı dört giriş değişkenli bağımsız fonksiyonlar veya ikisi flip-flop lardan feedback olabilecek beş giriş değişkenli aynı fonksiyon olabilir. Bağımsız çıkışlar altı veya yedi giriş değişkenli lojik fonksiyonlar vermesi için multiplexer dan geçirilebilir. Şekil 6.13 XC3000 CLB 77

79 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.14 XC4000 CLB XC4000 CLB de daha iyi performans için daha ileri düzey karmaşıklığa ulaşılmıştır. Dört bağımsız girişi olan iki lojik blok bir üçüncü bloğu besler. Blok fonksiyonlarının herhangi biri veya bağımsız bir veri sinyali her iki flip-flop u besleyebilirken, hem temel fonksiyon, hem de bileşik fonksiyon bloğu çıkışı mevcuttur. Bu mimaride dört CLB birleştirilerek onların ortak çıkışları da elde edilebilir. Tüm flip-flop lar ayrı ayrı set veya reset olarak konfigüre edilmek üzere ortak kontrol hattı kullanırlar. Kayıt için yetkilendirme ve clock hatları da ortaktır. XC4000 in fonksiyon bloklarının en önemli özelliği aritmetik işlem kapasitesidir. Fonksiyon blokları hızlı eldeli 2-bit bir toplayıcı olarak konfigüre edilebilir. Elde devresi hızı düşürmeden on altı bit işlem kapasitesi üzerine çıkarılabilir. Bu özellikte bu aileyi aritmetik işlemler için ideal kılar. Elde devresi ayrıca hızlı sayıcılar oluşturmak için de kullanılabilir. 16 bitlik aşağı/yukarı sayıcı 8 CLB ile kurulabilir ve XC4000 elemanı ile 40MHz de çalışır. Aynı fonksiyon XC3000 ailesinde 30MHz hızında işlem için 27CLB kaplar. XC4000 ile daha ileri bir uygulamada geniş iki fonksiyon bloğunun gerektiğinde 32-bit RAM olarak konfigüre edilmesidir. XC5000 ailesi karmaşıklık olarak bir adım geridir. Çünkü temel hücre dört girişli bir fonksiyon üretecidir ve XC2000 den bile daha basit arabağlantılara sahip flip-floplar kullanır. Ama kullanılan teknoloji olan üç tabaka metalizasyon CLB ve VersaBlock ların çok kısa ve yerel yönlendirme kaynaklarıyla oluşturulabileceğini gösterir. Böylece her CLB nin 20 girişi, 12 çıkışı ve hızlı elde devreleri olur. Temel hücreler çok basit yapılı olmalarına rağmen, diğer ailelere göre daha yoğundur ve global yönlendirmeler kullanır. Buda performansı üç-dört katına çıkarır. 78

80 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.15 XC5000 CLB I/O Blokları I/O blokları FPGA ve sistemin geri kalan kısımları arasında bir arayüz görevi görür ve genellikle tüm FPGA ler de tasarımcı kullanımı kolaylaştırmak ve fonksiyonelliği arttırmak için birçok özellik sunar. Her aileyi ayrı ayrı ele almayacağız. Çünkü çoğunda bu özellikler ortaktır. Çoğu tercihe bağlı pull-up ve pull-down dirençleri olan ve üç-durumlu-slew rate (katlama oranı) kontrolleri olan CMOS / TTL seçenekli girişler sunar. XC3000 ve XC4000 aileleri giriş-çıkış hatları için flip-flop lar / latch lar bulundurur. XC2000 sadece flip-flop bulundurur ve XC5000 gerekirse sinyal kaydetmek için komşu CLB leri kullanır. Sinyal sağlayan ve kullanan CLB lerin I/O pad lerine fiziksel olarak yakın olması gerekir ki bu FPGA lerde bazen karşılaşılan bir sorundur. Birçok yerleştirme ve yönlendirme programı programlama sırasında eğer I/O 79

81 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 düzenlemeleri yapılmamışsa çevredeki sinyal yollarını minimize etmeye olanak vererek en verimli şekilde çalışır. Bu durum tasarım sıfırdan yapılıyorsa önemli değildir ama bitmiş tasarım üzerinde değişiklikler yapılacaksa çok sorun yaratır. Bu aşamada PCB tasarımı ile elemanın pin düzenlemeleri yapılmıştır ve layout program lojik değişiklikleri barındırmak için pin sayısını arttırmak ister. Bu da tasarımın oluşmasını zora sokar. Bunun için I/O pad tasarımı çok dikkatli yapılmalı. XC5000 ailesi lojik blokları çevreleyen VersaRing lere sahiptir. VersaRing ler fazladan yönlendirme ve anahtarlama kaynakları olup lojik matris ve I/O blokları arasındaki yönlendirmelerin kolay yapılmasını sağlar Hücre Arabağlantıları CLB lerde olduğu gibi, hücre arabağlantıları da XC2000, XC3000, XC4000 ve XC5000 aileleri arasında küçük farklılıklar içerir. Ilk ve en basit olarak geliştirilen Şekil 6.16 da gösterilen XC2000 in şemasıdır. CLB ler arasındaki yatay ve dikey kanallar, sırasıyla dört ve beş kısa hat ve bir ve iki uzun hat içerir. Her kesişim noktasında kısa hatlar bir anahtar matrisine girer. Bu yolla lojik sinyaller FPGA içinde çeşitli yönlere dağıtılır. Belli mesafede dolaşan bu sinyallerin anahtarlama kapasitansları ve yol problemlerinin üstesinden gelmek için yönlendirme kanal aralıklarında tamponlar kullanılır. Uzun hatlar anahtar matrisleinden geçer ve uzun hatlardan yüksek fanout lu ve uzun mesafeli sinyalleri taşıması beklenir. Global bir uzun hat herhangi bir CLB nin clock girişine direkt bağlantı ile clock sinyali taşır. En hızlı sinyal yolu CLB leri giriş ve çıkış olarak birbirine bağlayan kısa sabit bağlantılarla sağlanır. I/O hücreleri ve çevre CLB ler arasında kullanılan direkt bağlantılarda hızlıdır. Şekil 6.16 XC2000 arabağlantı şeması. 80

82 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.17 XC3000 çipinin bir köşesinin detaylı görüntüsünü gösterir. CLB giriş ve çıkış bağlantıları, bir tarafı CLB-I/O ya bağlanmış ve diğer tarafı arabağlantı kaynaklarına bağlanmış PIP ler (Programmable Interconnect Points) vasıtasıyladır. Şekil 6.17 XC3000 arabağlantı detayları. Her XC3000 yönlendirme kanalında, daha önceki gibi, kesişim noktalarındaki anahtarlama matrisi ile beş adet kısa hat vardır. XC2000 deki gibi, uzun ağlarda sinyal dönüşümünü önlemek üzere düzenli ve iki yönlü tamponlar vardır. Komşu bloklar arasında direkt bağlantılarda yapılmıştır. Üçü dikey ve ikisi yatay uzun hatlarla global ağ XC2000 deki gibi aynı fonksiyonu yerine getirir. Yatay uzun hatların artı bir özelliği vardır; yatay uzun hatlar on-çip pull-up dirençli üç durumlu tamponlarla sürülebilir. Böylece FPGA içinde doğrudan bağlı AND gibi standart bus işlevlerini uygulamak mümkün olur. XC4000 arabağlantısının fazladan özellikleri simetrik CLB giriş/çıkış yerleşimi, çift uzunluklu hatları ve basitleştirilmiş anahtarlama matrisleridir. Anahtarlama matrislerindeki gelişme direkt bağlantıları gereksiz hale getirmiştir. Yerel sinyaller genellikle uzun hatlar boyunca yönlendirilir. Çift uzunluklu hatlar orta seviyeli sinyaller için kullanılır ve kesişim noktalarını yönlendirmek için anahtar matrislere sahiptir. XC3000 de olduğu gibi XC4000 de de bus işlemlerini yerine getirebilen yatay hatlı, her iki yöne doğru iletim yapabilen uzun hatlar vardır. Bağımsız yarım uzunluklu bağlantılar gerçekleştirilebilsin diye uzun hatların ortasında da anahtarlar konmuştur. Genel XC4000 arabağlantı yetenekleri Şekil 6.18, 619 ve 6.20 de gösterilmiştir. CLB ve giriş/çıkışlar herhangi bir seviyeye bağlanabilir ama tek uzunluklu ve uzun hatlar kesiştikleri yerde birbirine bağlanabilir. Global uzun hatlar CLB kontrol girişlerini ve clock sinyalini sürer. 81

83 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.18 Tek uzunluklu XC4000 hatları. XC5000 ailesi de yine genel yönlendirme matrisinde tek uzunluklu, çifte uzunluklu ve uzun hatlara sahiptir ama lokal yönlendirme için üçüncü metal tabakasını kullanır. VersaBlock larda ki hücreler arasında ve komşu VersaBlock lar arasında da yönlendirme yapılır. XC5000 gibi daha karmaşık çipler CLB lerin birbirine komşu olarak inşa edilmesiyle ve bunların birbirine hızlı yerel yollar ile bağlanmasıyla elde edilir. Çipte tümüyle global hatlar kullanmak yerine komşu CLB leri gruplayarak birkaç global sinyaller vermek karmaşık sistemlerde daha avantajlıdır. Şekil 6.19 Çifte uzunluklu XC4000 hatları. Şekil 6.20 XC4000 uzun hat yönlendirmesi. 82

84 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Bir FPGA de hızlı lojik hücreler ve fonksiyonel arabağlantı kaynakları kullanılarak performans arttırılabilir. Yukarıda bahsedilen ailelerdeki üç seviyeli arabağlantı kaynakları problemsiz arabağlantılar sağlamak için yeterli kaynaklara sahiptir. Özellikle XC4000 CLB lerdeki simetrik layout tekniği yönlendirmeleri daha kolay yaptırırken, yol uzunluklarını azaltarak daha sade bağlantılar ve iyi performans sunar. XC5000ailesindeki lokal bağlantılar (global bağlantılardan kaçılır) ve VersaRing bağlantılar çipte esnekliği ve performansı arttırır ve tasarımı kolaylaştırır. 6.6 RAM-tabanlı Atmel FPGA Mimarisi AT6000 serisi su ana kadar Atmel tarafından piyasaya sürülen tek ailedir. Xilinx ailesi gibi güç verildiğinde konfigüre edilme ihtiyacı duyan RAM-tabanlı bir ailedir. Atmel dizileri tüm FPGA boyunca kendini tekrarlayan 8x8 hücre bloklarına dayanır. Her çip en küçüğü dört tarafında dört (Şekil 6.21) ve en büyüğü 4 tarafında 10 adet kare matris bloğudur. Hücreleri Xilinx in CLB leri kadar karmaşık değildir ama hücre bloklarının içinde hızlı arabağlantılar vardır ve bu komşu hücreler yerleştirilerek oluşturulan makroların performansının artmasına izin verir. Dört bloğun kesişimi ile oluşan dört hücrelik bir grup Şekil 6.21 te gösterilmiştir. Her hücre iki giriş, iki çıkış ve her tarafında I/O lara sahiptir. I/O lar komşu yerel bus lara bağlanırken, giriş ve çıkışlar (okla gösterilmiş) komşu hücrelere bağlanır. Bloğun kenarındaki repeater larla yerel bus lara bağlanan express bus lar da vardır. Her hücrenin iki yerel bus ı üzerindekiler hariç, tüm repeater lar tek-yönlüdür. Tek ve iki taraflı düşünülen bu repeater larla sinyal yönlendirmeler yapılır. Şekil 6.21 AT6000 arabağlantıları. 83

85 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Bus lar Kuzey-Güney veya Doğu-Batı olmak üzere sinyalleri sadece tek yönde iletir. Her hücre iki yerel bus arasında bir programlanabilir bağlantı içerir. Bu bağlantı hücrelerin lojik fonksiyonlarını birbirine karıştırmadan kurulabilir. Genel lojik yollar için, hiyerarşik yapıyı oluşturmaya izin vermek amacıyla üç arabağlantı seviyesi vardır. Basit makrolar hücreden hücreye bağlantılar kullanarak kurulabilir. Bu makrolar yerel bus kullanımı ile blok içinde daha karmaşık yapılar oluşturmaya müsaade eder. Blok kenarlarında kesişmesi gereken sinyaller express bus ları kullanabilir. Çünkü her blokta sekiz bağlantısı olan yerel bus larla express bus lar karşılaştırıldığında, express bus ların sadece repeater larla bağlandığı görülür. Repeater lardan dolayı da express bus ların hızı düşer. Lojik bağlantılardan başka, her hücredeki flip-flop lar için reset ve clock sinyallerini dağıtma ağları vardır. Her sütun ilgili reset ve clock hattına sahiptir. Clock ve reset hattı haricinde, global clock, sütun başındaki her hücreden bir çıkış ve V cc hatları da mevcuttur. Bireysel resetler global resetten alınır. Aynı biçimde, clock sinyalleri de sütunların senkronize çalışması gerektiğinden global clock sinyalinden sütunlar halinde bireysel hücrelere dağıtılır. FPGA lerde asenkronize clock sinyalleriyle çalışmak zordur. Çünkü asenkronize çalışma FPGA lerin doğasına terstir. 6.7 Antisigorta-tabanlı ACTEL Aileleri ACT1 Yapısı ACT1 sigortalamadan önce yalıtım sağlayan okit/nitrit bariyerli silikon/silikon yapısını kullanan Actel tarafından tanıtılan ilk antisigorta FPGA ailesinin adıdır. Fiziksel olarak, ACT1 elemanlar her biri 22 yoldan oluşan yatay yönlendirme kanallarıyla birbirinden ayrılan lojik modül satırlarından meydana gelir. Ayrıca lojik modül başına 13 yoldan oluşan dikey yönlendirme yolları da vardır. Uzun yolları kullanmadan kısa bağlantılar yapma seçeneğini vermek için yollar farklı uzunluklara parçalanmıştır. Kısa parçadan uzun bağlantılar yapmak için parçalanan noktalardaki antisigortalar programlanır. Yatay ve dikey yollar arasındaki kesişim noktalarında da programlanabilir bağlantılar vardır. Bundan dolayı, verimli ve kapsamlı yönlendirme için çok değişik uzunluklarda yol uzunlukları mevcuttur. Şekil 6.22 de gösterilen lojik modül sekiz girişe, bir çıkışa sahiptir ve dört değişken üzerinde değişken sayılı temel lojik fonksiyonları işler. Latch lar, multiplexer lar ve özel (exclusive) fonksiyonlar gibi daha karmaşık işlemlerin bazılarını da işleyebilir. RAM-tabanlı FPGA lerde olduğu gibi fonksiyonlar dahili hücreleri programlayarak konfigüre edilmez. Ama Şekil 6.23 te üç girişli bir AND kapısı oluşturma örneğinde gösterildiği gibi uygun modüle GND ve V cc girişleri bağlanırken RAM-tabanlılardaki gibi bağlanır. Sadece M2 ve M3 multiplexer ları için seçme girişleri HIGH olduğu zaman A girişindeki sinyal çıkışa iletilecektir. Böylece eğer çıkışın HIGH olması istenirse, üç giriş sinyalinin üçü de HIGH olmalıdır. Şekil 84

86 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm ise girişlerinin pozisyonunun nasıl değiştirilebileceğini göstermektedir. Şekilde kurulan devrecikte girişler LOW olmadıkça çıkış HIGH olmaz. İşte ACT1 lojik modüller yada modül teorik olarak böyle konfigüre edilir. Şekil 6.23 ve 6.24 deki AND ve NOR kapılarının elde edilişi buna örnektir. Ancak önemli olan bunları silikon gövde üzerine hiyerarşik olarak işlemektir. Şekil 6.22 ACT1 lojik modül. Şekil 6.23 AND kapısı olarak düzenlenmiş ACT1 modülü. Yukarıda da değinildiği gibi karmaşık kapılar ve latchlar gibi daha karmaşık yapılar inşa etmek mümkündür. Şekil 6.25 de aktif-high önkurmalı aktif-high latch resimlenmiştir. Yukarıdaki multiplexer temel latch işlevini icra eder. Ön kurma LOW iken aşağıdaki multiplexer kilitlenir, ama HIGH olduğu zaman LE ve D seviyelerinden bağımsız şekilde çıkış HIGH olur. Master-slave konfigürasyonu halinde iki latch dan biri D- tipi flip-flop oluşturulabilir. 85

87 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.24 NOR kapısı olarak düzenlenmiş ACT1 modülü. Şekil 6.25 D-latch olarak düzenlenmiş ACT1 modülü. Fiziksel FPGA layout planında, her bir lojik modül giriş veya çıkışı dikey yollar vasıtası ile yatay kanallara bağlanır. Girişler bir veya sıfır değerini almak için modülde işlenecek fonksiyona göre V cc, GND veya yatay yollara bağlanır. I/O tamponları ise TTL ve CMOS uyumlulukları ile, giriş-çıkış, iki-yönlü ve üç-durumlu konumlarıyla oldukça temel olarak düşünülmüştür ACT2 Yapısı ACT2 FPGA ler C-modül (combinatorial) veya S-modül (sequential) olmak üzere iki tip lojik hücre kullanır. Şekil 6.26 da gösterilen C-modül ACT1 lojik hücrenin geliştirilmiş halidir. C-modül basit olarak biri OR kapısı diğeri AND kapısı yoluyla seçme girişleri oluşturulmuş dört girişli bir multiplexer dır. Dört-girişli bir kapı oluşturmak için genellikle iki ACT1 lojik hücreye ihtiyaç duyulurken, lojik içeriği gelişmiş C-modül ile çok az ACT2 modüle ihtiyaç duyulur. 86

88 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Şekil 6.26 ACT2 C-modülü. S-modülde aslında AND kapılı seçme girişini reset olarak kullanan ve bir flip-flop süren C-modüldür. Alternatif S-modül tiplerinde flip-flop yerine latch da kullanılabiliyor. ACT1 serilerinde olduğu gibi, parça noktalarında programlanabilir antisigortalar olan, parçalanmış yollar içeren modül satırları arasında yatay yönlendirme kanalı vardır. Dikey yollar modül giriş ve çıkışının her ikisine bağlanır veya yatay yollar gibi parçalı ve işlenmemiştir. Yatay ve dikey kesişme noktalarının çoğunda muhtemel bir antisigorta bağlantısı vardır. Dikey hücre giriş yolu modülün altında veya üzerinde olmak üzere bir tanedir; dikey çıkış yolları ise ili yönlü iki hattır. Modül çıkışları işlenmemiş (kullanılmayan) dikey yollara doğrudan da bağlanabilir. Bu durumda antisigorta seri direnci azaltmak amacıyla yüksek akım seviyesiyle programlanır. Şekil 6.27 ACT2 yönlendirme şeması ve I/O arayüzü. 87

89 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 Modüller satırlar boyunca sıralanır, iki S-modül ün yanına iki C-modülü gibi, vs. modül satırlarının başlangıç ve sonu olmak üzere iki ucunda ve iki satırın alt ve üstünde I/O modülleri bulunur. Pin-pad leriyle bağlantılı I/O satırları üstünden veya altından olmak üzere yatay kanaldan sinyalleri kabul edebilir. C veya S- modüllerin yanında bulunan I/O lar lojik modüller gibi dikey yollarla daha çok bağlantılıdır. I/O arayüzlerinin detaylı bağlantı ve yönlendirme şeması Şekil 6.27 deki gibidir. ACT1 ile ACT layout gelişimi olarak karşılaştırıldığında, ACT2 65MHz den 130MHz e çıkan clock sinyali frekansı ile performans sınırlarını daha ileriye götürmüştür ACT3 Yapısı ACT3 FPGA ler de ACT2 serileri gibi iki tip modül kullanır. Kullanılan C-modül ACT2 de kullanılan C- modül ile işlevsel olarak eşdeğerdir. S-modül ise Şekil 6.28 de gösterildiği gibi, clock ve reset uçları olan bir flip-flop süren komple bir C-modüldür. ACT2 de olduğu gibi flip-flop bir seviye-hassas latch olarak düzenlenebilir. Şekil 6.28 ACT3 S-modülü. Standart arabağlantı şeması ACT2 de anlatılanla pratik olarak özdeştir. Ancak ACT3 te modül çiftleri başına fazladan dikey yollar vardır. ACT3 I/O modülleri ACT2 I/O hücrelerinin geliştirilmiş versiyonudur. Ama çıkışların girişlere geribesleme olarak sinyal sağlayabilmesi ACT3 için yeni bir özelliktir ve bu özellik daha ileri düzey fonksiyonlar elde etmeye yarar. Modüllerin yanında bulunan (side) I/O hücreleri ise ACT2 dekilerle özdeştir ve aynı biçimde bağlanırlar. ACT2 de kullanılan clock ağı geliştirilmiştir ve clock frekansı 130MHz den 150MHz e çıkartılarak ekstra performans sağlanmıştır. Sonuç olarak ACT2 ve ACT3 arasında modül ve I/O yapıları bakımından fazla fark yoktur. Ancak kullanılan yönlendirme yolları (özellikle dikey olanlar) ve I/O yönlendirmeleri geliştirilmiştir. Kullanılan C-modül ve S-modüllerin küçük değişiklikler ihmal edilirse aynı olduğu bile söylenebilir. 88

90 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm Bir FPGA Nasıl Seçilir? Varsayalım ki yeni bir proje için bir FPGA seçeceksiniz ve yaklaşık 20 üretici firmadan özellikleri gösteren içerikler aldınız. Bu durumda ne yaparsınız? Aşama 1. Eleme Denemeleri Bu aşamada kullanıcı aşağıdaki kriterleri karşılamayan mimarileri eleyebilir. 1. Parçanın fiyatı makul görünüyor mu? 2. Parça makul yoğunluk ve performansa sahip mi? 3. Parça bir yıldan daha fazla süredir üretilmekte mi? Eğer üretilmekteyse, almamalısınız. Çünkü yeni tasarımlarda önceden tahmin edilemeyen eksiklikler olabilir. 4. Kullanacağınız mimariyle yapılmış en az on tane gerçek tasarım gördünüz mü? Eğer parça bu kriteri geçemezse, parçayı kullanmaya sıcak bakmayın ve reddedin. Yeni bir mimari ise dikkatli incelemek gerekir. 5. Üreticinin gelecek yıllarda aynı parçayı üreteceğini düşünüyor musunuz? Bu nokta büyük şirketlerin FPGA işini bırakabileceği veya mimarilerini tamamen değiştirebileceği ile ilgilidir. Yada ürünü aldığınız şirket batabilir. İstisna durumlar halinde (sadece bir şirket gerekli özelliği sunması gibi) bu aşamayı geçemeyen mimariler ikinci aşamaya geçebilir. Aşama 2. Karşılaştırmalı Değerlendirme Bu aşamada tümü işinizi görebilecek kapasitede en fazla beş mimari yada parça içeriğini aşağıdaki kriterlere göre değerlendirmelisiniz. 1. Başlangıç Masrafları : Yeni bir FPGA ile çalışmaya başlamanın zaman ve maliyet olarak kısıtlamaları vardır. Özellikle CAD yazılımları karmaşıktır, pahalıdır ve öğrenmek için zaman gerektirir. Devre emülatörleri, programcılar ve donanım geliştirme yüksek meblağlara mal olur. Siz veya organizasyonunuzdaki biri daha önce belirli bir eleman kullanmışsa ve kullanımında başarılıysa, aynı teknolojiyle çalışmak yararınıza olur. 2. Genellik : Genel bir eleman organizasyonunuzdaki diğer projelerde de kullanılabileceğinden, uygulamanıza daha uygun ve daha genel amaçlı bir FPGA seçmeniz yararlı olabilir. Yeni bir elemana geçiş yaparak zaman ve para kaybetmeyeceğiniz anlamına gelir. 3. Uygulamanızın hız ve yoğunluğu : Kalem kağıt kullanarak bu etmenleri hesap edebilmelisiniz. Edemezseniz, tasarım başarınız tesadüflere bağlıdır. Doğal olarak, teknoloji sizin hız ve yoğunluk gereksinimlerinizi karşılamalıdır. Uygulamanız tek çiple gerçekleştirilmeye uygun değilse, tasarımı nasıl çoklu çiplere ayıracağınızı değerlendirmelisiniz. Tasarımınız küçükse, makul fiyata uygulamanızı gerçekleştirecek boyutta bir çipi düşünmelisiniz. 4. Elemanı sizinkine benzer bir uygulamada başarılı bir şekilde kullanılmış olarak gördünüz mü? Gördüyseniz, bu, elemanı seçmek için geçerli bir nedendir. 89

91 Alan Programlanabilir Kapı Dizilerinin (FPGA) İncelenmesi ve Bazı Mimari Örnekleri Bölüm 6 5. Isı ve güç : Çok fazla güç gereksinimi olan bipolar PAL elemanlar hariç, programlanabilir elemanların ısı ve güç gereksinimleri orta seviyededir (ılımlıdır). 6. Üretim Masrafları : FPGA lerde kullanılan üretim board ıyla ilgili (FPGA programlama masrafları) ekstra masraflar göz önünde tutulmalıdır. 7. Güvenilirlik : FPGA in uygulamanızın ihtiyaç duyduğu güvenilirlik standartlarını karşıladığından emin olunuz. 8. Teknolojik liderlik : Alanında teknolojik liderliği üstlenen elemanlar seçilmeye değerdir. Bilinen ve önde gelen teknolojiyle çalışmak, eksiklerin çabuk giderilmesi, karşılaşılan sorunların bilinmesi ve tasarımcıların iyi tanıması açısından avantajlıdır. 6.9 Ticari Olarak Mevcut Bazı FPGA ler ve Teknolojileri 1986 yılında Xilinx tarafından SRAM programlı teknolojinin tanıtılmasından sonra birçok ticari mimari ve birkaç programlama teknolojisi ortaya çıktı. Bu FPGA ler ve üretici firmaları tablo 6.2 de listelendiği gibidir. Tablo 6.2 Bazı FPGA şirketleri ve teknolojileri. Şirket Adı Programlama Teknolojisi Lojik Blok Tipi ACTEL Antisigorta Multiplexer-tabanlı ALGOTRONIX SRAM Multiplexer&Temel kapılar ALTERA EPROM/SRAM PLD bloğu/look Up Tablosu ADVANCED MICRO DEVICES EEPROM PLD bloğu ATMEL SRAM Temel Kapılar AT&T Microelectronics SRAM Look Up Tablosu CONCURRENT LOGIC SRAM Multiplexer&Temel kapılar CROSSPOINT Antisigorta Transistor çiftleri&multiplexer lar MOTOROLA SRAM Multiplexer&Temel kapılar PLESSEY Semiconductor SRAM NAND kapısı PLUS LOGIC EPROM PLD bloğu QUICK LOGIC Antisigorta Multiplexer-tabanlı XILINX SRAM Look Up Tablosu 90