Hamming Kodlamasının FPGA Ortamında Gerçekleştirilmesi

Transkript

1 6 th International Advanced Technologies Symposium (IATS ), 6-8 May 2, Elazığ, Turkey Hamming Kodlamasının FPGA Ortamında Gerçekleştirilmesi G. Yıldırım T. Tuncer 2 Y. Tatar 2 Devlet Su İşleri, gyildirim@dsi.gov.tr 2 University of Firat, Elazig/Turkey, {ttuncer@firat.edu.tr, ytatar@firat.edu.tr} Implementation of Hamming Coding on FPGA Environment Abstract Hamming coding is a linear error correction coding. In this paper a real-time Hamming coding application is realized using VHDL (Very High Speed Integrated Circuit Hardware Description Language) in FPGA environment. The sender obtains 4-bit Hamming code from 4-bit data and sends this -bit data to the receiver. According to the received and generated Hamming code the corrupt bits are detected and corrected in real-time. V Keywords Hamming Code, VHDL, FPGA I. GİRİŞ ERI paketlerinin iletilmesinde verinin doğruluğunu ve bütünlüğünü sağlamak zorunluluğu vardır. Verinin doğruluğunu sağlamak için iletildiği ortamın gürültüsüz olması istenir. Ancak gürültüsüz bir ortam oluşturmak zor ve maliyetlidir. Gürültü gönderilen veride değişikliklere sebep olur. Bu problemin üstesinden gelmek için CRC (Cyclic Redundancy Check, LRC (Longitudial Redundancy Check), Hamming gibi hata sezme ve düzeltme kodları geliştirilmiştir. Hata sezme ve düzeltme işlemlerinin hepsi original veri bitlerine ek bitler eklenmesini gerektirir.. Bu da kullanıcıya sunulan veri kapasitesinin düşmesine yol açar. En basit hata sezme metodu parite kontrol yöntemidir. Tek bir parite biti, bir bitlik hatayı sezer fakat hatalı biti düzeltemez, 2 bitin bozulması durumunuda hem sezemez hemde düzeltemez. Richard Hamming tarafından parite kontrol metodu geliştirilerek Hamming kodlama metodu önerilmiştir. Hamming kodu, veri iletiminde bir birden fazla bitlik hatayı bulup düzeltebilen bir kodlamadır [3]. Bu bildiride; gerçek zamanlı Hamming kodlama ve kod çözme işleminin FPGA platformunda gerçekleştirilmesi açıklanmıştır. Bu amaç için VHDL donanım tanımlama dili kullanılmıştır. VHDL dilinin basitliği ve FPGA nın esnekliği bu uygulama için iyi bir ortam sunmaktadır. İlk olarak 7 bitlik bir orijinal (ham) veriden 4 bitlik hamming kodları elde edilerek bitlik iletilecek veri elde edilmiştir. Elde edilen bitlik veri göndericiden seri olarak alıcıya gönderilmiştir. Daha sonra alıcı bitlik veriden 7 bitlik orijinal veriyi ve 4 bitlik hamming kodlarını elde etmektedir. Elde edilen hamming kodu, alınan hamming kodu ile karşılaştırılmıştır. Karşılaştırma sonucunda elde edilen değer, bitlik ham verideki bozulan biti ifade eder. Bozulan bit alıcı tarafta düzeltilerek orijinal veri elde edilir. Bahsedilen bu işlemlerin FPGA ortamında gerçek zamanlı olarak başarılması için yapılan çalışmalar ilerleyen bölümlerde sırayla açıklanacaktır. Uygulama, Altera firmasının üretimi olan Cyclone IVE FPGA platformu, Quartus II yazılımı ve VHDL programlama dili kullanılarak yapılmıştır. II. HAMMİNG KODLAMASI Hamming yönteminde veri iletilirken oluşabilecek tek bitlik veya daha fazla hatayı algılamak için parite bitleri kullanılır. İletilecek verinin; n =,2,3 olmak üzere 2 n numaralı bitleri yani, 2, 4, 8 bitleri parite bitleri olarak kullanılır. Geriye kalan bitler ise orijinal verinin yerleştirileceği bitlerdir. Parite bitlerinin amacı birkaç belirli bitin denetimini sağlamaktır. Diğer bir ifade ile bu parite bitlerin sayısı oluşabilecek hatanın konumunu belirlemek için kullanılır [2]. Hamming kodlaması, H (b,v,h) ile gösterilir. İletilecek toplam bit uzunluğu b ile, orijinal verinin uzunluğunu v ile, düzeltilebilecek bit sayısı ise h ile ifade edilir. Burada b nin değeri v nin değerinden büyük olmalıdır. Dolayısıyla parite bitlerinin sayısı da b ile v arasındaki farka eşittir. Parite bitleri b+ farklı durumu saptayabilmelidir. Bu durumda parite bitlerinin sayısı bulunurken önce ham verinin uzunluğuna bakılmalı ve oluşabilecek durum sayısı belirlenmelidir. Örneğin, 7 bitlik veriler kodlanırken 3 bitlik parite bitleri ile oluşabilecek durumlar saptanabilir. Ancak toplam bit sayısı olacağından buradaki 3 bitlik parite bitleri yetersiz kalacaktır. Parite bitlerinin kombinasyon sayısı en az iletilecek veri boyutundan bir fazla olmalıdır. Yani += farklı durumu saptayabilmesi için parite bit sayısının 4 olması yeterli olacaktır. Böylelikle 7 bitlik hamming kodlaması H(,7,) ile ifade edilir.[2] Yukarıda belirtildiği gibi, 7 bitlik bir orijinal veriye 4 parite biti eklendiğinde, parite bitleri, 2, 4 ve 8 nolu bitler olacaktır. Daha kolay anlaşılması bakımından bu bildiride parite bitlerinin isimlendirilmesi p, p2, p4, olarak yapılmıştır. Şekil parite bitlerinin iletilecek kodlanmış verideki konumlarını şekil 2 ise iletilecek verideki orijinal verinin konumlarını göstermektedir[2]. Ayrıca parite bitlerinin indis değerleri bir sonraki parite bitinin iletilecek veride hangi 28

2 G.Yıldırım, T.Tuncer, Y. Tatar konumda olacağını belirler. Örneğin. parite bitinden sonra (+) 2. parite biti, 2.parite bitinden sonraki parite biti (2+2) 4. parite biti olacaktır. İletilecek veride parite bitlerinin denetleyeceği veri bitleri ise aşağıdaki gibi olacaktır. p: Birinci bitten başlanılır, bir bit kontrol edilir ve bir bit atlayarak bir sonraki bit alınır. Verinin son bitine kadar bu işlem devam ettirilerek ilgili bitler elde edilir. Şekil 3 te gösterildiği gibi p parite biti, 3, 5, 7, 9 ve nolu bitlerin exor lanmasıyla elde edilir. p2: İkinci bitten başlanılır, iki bit alınır daha sonra iki bit atlanılıp sonraki iki bit alınacak şekilde devam edinilir. Şekil 4 te gösterildiği gibi p2 parite biti, 3, 6, 7, ve nolu bitlerin exor lanmasıyla elde edilir. p4: 4 nolu bitten başlanılır, arka arkaya gelen 4 bit kontrol edilir, daha sonra 4 bit atlanılır ve sonraki 4 bit kontrol edilecek şekilde devam edilir. Şekil 5 te gösterildiği gibi p4 parite biti, 5, 6 ve 7 nolu bitlerin exor lanmasıyla elde edilir. : 8 nolu bitten başlanılır, arka arkaya gelen 8 bit kontrol edilir, daha sonra 8 bit atlanılır ve sonraki 8 bit alınacak şekilde devam edinilir. Şekil 6 da gösterildiği gibi parite biti ise 9,, nolu bitlerin exor lanmasıyla elde edilir. d7 d6 9 d5 8 7 d4 6 d3 5 d2 4 p4 3 d 2 p2 Şekil : Parite bitlerinin yerleşimleri İletilecek verinin olması durumunda elde edilecek parite bitleri ve iletilecek veri Şekil 7 de gösterildiği gibi olacaktır p Şekil 7: Kodlanmış verinin genel görünümü Yukarıda bahsedilen işlemler sonucunda bitlik kodlanmış veri alıcıya gönderilir. Alıcı kendi tarafında bir kod çözümlemesi yaparak gelen verinin bozulup bozulmadığını kontrol eder. Alıcıdaki bu kontrol işlemi; gelen bitlik veriden, parite bitlerinin ve kontrol ettikleri ilgili data bitlerinin tablo e göre exor lanmasıdır. Karşılaştırma sonucunda elde edilen değer sıfır ise veride herhangi bir bozulma yoktur, sıfırdan farklı ise alınan veride bozulma vardır. Kontrol sonucunda elde edilen 4 bitlik sözcük değeri (MSB biti P8 olacak şekilde P8P4P2P), alınan verideki hangi bitin bozulduğunu ikilik sayı sisteminde belirler. Örneğin kodlanmış veride nolu bitin yolda bozulduğunu ve alıcı tarafa verinin şeklinde ulaştığı kabul edilirse, Tablo deki şekilde karşılaştırma işlemiyle; P=, P2=, P4=, P8= olarak parite bit değerleri kontrol edilir. Elde edilen 4 bitlik sonuç şeklindedir. Bu değer sıfırdan farklı olduğundan, nolu bitin bozuk olduğu anlaşılır. Bozuk gelmiş bitin düzetilmesi ise tersinin alınması işlemidir. Tablo : Alıcı tarafta yapılan kontrol işlemi Kontrol İşlemleri XOR işlemi P için kontrol p d d2 d4 d5 d7 P2 için kontrol p2 d d3 d4 d6 d7 P4 için kontrol p4 d2 d3 d4 P8 için kontrol d5 d6 d7 5 4 p4 3 2 p2 p Şekil 2: Orijinal verinin konumu Şekil 3: p parite bitinin hesaplanışı Şekil 4: p2 parite bitinin hesaplanışı Şekil 5: p4 parite bitinin hesaplanışı Şekil 6: parite bitinin hesaplanışı p p p p III. FPGA VE VHDL FPGA (Field Programmable Gate Array Alan Programlanabilir Kapı Dizileri) lar günümüzde tasarlanan yeni algoritmaların donanım üzerinde nasıl davranacağının gözlenmesi, zaman ve maliyet açısından da en uygun olan ve defalarca programlanabilen donanım elemanlarıdır. FPGA lar üzerinde herhangi bir donanım oluşturabilmek için Verilog, VHDL gibi donanım tanımlama dillerine ihtiyaç vardır. Donanım tanmlama dilleri elektronik devre veya sistemlerin davranışlarını tanımlar. Donanım tanımlama dilleri kullanılarak geliştirilen programın, bilgisayar programlarından en büyük farkı ardışıl değil eş zamanlı olmasıdır [4]. Bu çalışmada VHDL donanım tanımlama dili kullanıldığından dolayı VHDL dilinin temel yapısı aşağıda kısaca açıklanmıştır. Algoritma. de verilen VHDL dilinde genel kod yapısında ilk olarak gerekli kütüphanelerin tanımlamaları yapılır. Bu kütüphanelerin tanımı daha sonra kullanılacak veri tipleri ve kullanılacak fonksiyonlar açısından önemlidir. Sayısal devrenin port yapısı ve kullanacağı varsayılan değişkenler entity bölümünde tanımlanır. Sayısal devrenin çalışma şekli ise architecture kısmında tanımlanır. 29

3 Hamming Kodlamasının FPGA Ortamında Gerçekleştirilmesi Algoritma. VDHL temel yapısı --Kütüphane Tanımlamaları library ieee ; use ieee.std_logic_64.all; use ieee.std_logic_unsigned.all; entity rom is --Değişken ve port tanımlamaları end rom; architecture behv of rom is ---Tasarlanan sistemin davranışı ve mimarisi end behv; Bu bölümde sinyal atamaları, sabit bildirimler, sistemin davranışı ve mimarisi tanımlanır. Eğer sistem ardışıl bir yapıda ise bu bölüm process alt bloklarını da içerir. VHDL dilinde tanımlanmış bir sistem hatalardan arındırılarak giriş çıkış işlemleri için pin atamaları yapılır. Gate Level seviyesinde optimize edilmiş Netlist elde edilir. Bu aşamadan sonra simülasyonlar gerçekleştirilerek sistemin giriş ve çıkışları gözlemlenir. Sistemin doğru çalıştığı görüldükten sonra FPGA içine yükleme işlemi yapılır.[] IV. FPGA ORTAMINDA GERÇEKLEŞTİRME Bu çalışmada gerçekleştirilen sistem altı alt modülden meydana gelmektedir. Kodlanacak yedi bitlik veriler öncelikle bir ROM da tutularak her bir veri sırasıyla kodlayıcı tarafından okunarak kodlanır. Kodlama sonunda elde edilen bitlik veri, bir buffer bellekte tutulur. Bu buffer belleğin görevi, kendinden sonra gelen paralel-seri dönüştürücü devresi ile kendinden önce gelen kodlayıcı arasında hız kontrolüne yardımcı olmak ve veri bütünlüğünü korumaktır. Kodlama bir clock cycle da yapılırken, paralelden seriye çevirme işlemi gönderilecek verinin bit uzunluğuna bağlı olarak daha fazla clock cycle da yapılacaktır. Bu durumda henüz bir veri tamamen gönderilmeden yeni bir verinin gelmesi gibi farklı durumlarda, buffer bellek üzerinde gerekli kontrol işlemleri sağlanacaktır. Paralel-seri dönüştürücü, buffer bellekten aldığı veriye başla, dur ve parite bitlerini ekleyerek alıcıya gönderir. Alıcı tarafta bulunan seri-paralel dönüştürücü, seri olarak gelen verileri paralel bilgiye dönüştürerek veriyi kod çözücüye gönderir. 2.Bölümde anlatıldığı gibi kod çözücü exor işlemlerini yaparak bozulan biti tespit eder. Tespit edilen bozuk bit düzeltilerek orijinal veri elde edilir. Sistemi oluşturan modüllerin gerçekleştirilmesi VHDL dilinde yapılmış ve şematik gösterimleri QUARTUS ortamında elde edilmiştir. Şematik olarak elde edilen bu modüller uygun bir biçimde bir araya getirilerek Hamming kodlamasını ve kod çözme işlemini gerçekleştirecek sistem için FPGA içerisinde harcanan birimler ve miktarları Şekil 8 de verilmiştir. Şekil 9 da ise FPGA içerisinde gerçekleştirilecek sistemin şematiği verilmektedir. Bu sistem off-line olarak simüle edilip çalışmasının uygunluğu görüldükten sonra; FPGA içerisine gömülerek gerçek zamanda çalışacak donanımsal devre elde edilmiştir. Şekil 8: Tasarlanan Sistem için harcanan donanım Bu sistemde kullanılan alt birimlerin şematik gösterimleri ve çalışma şekilleri aşağıda açıklanmıştır. A. ROM Bu modül, 7 bitlik 6 adet test verisinin tutulduğu yerdir. Bu alt devrenin VHDL tanımlaması ve şematik gösteriminin elde edilmesi için Quartus ortamı kullanılmıştır. Şekil ROM hafızası için VHDL dilinde ki tanımlamalarını göstermektedir. Şekil ise VHDL kodundan elde edilen şematik gösterimdir. Diğer tüm modüller içinde VHDL dilinde kodlamalar yapılıp şematik gösterimler elde edilmiştir. B. KODLAYICI Bu modül, ROM dan alınan 7 bitlik verilerden 4 bitlik parite bitlerini (, p4, p2,p), yukarıda anlatıldığı şekilde elde eder. Bu parite bitleri 7 bitlik ham veriye eklenerek bitlik gönderilecek veri elde edilmiş olur. Bu modülün şematik gösterimi şekil 2 de verilmiştir. Kodlayıcı Yazma Aktif ucu ile kendinde sonra gelen buffer belleğe yazma isteği gönderir. Dur ucu ise buffer bellekten yeni bir veri gönderilmemesi gerektiği isteğini alır. Adres portu ise ROM bellekten okunacak paralel verilerin adresleri içindir. 2

4 G.Yıldırım, T.Tuncer, Y. Tatar Şekil.9. Hamming kodlaması için tasarlanan sistemin şematik gösterilimi Şekil : Örnek olarak ROM alt biriminin VHDL de tanımlaması Şekil : ROM alt biriminin elde edilmiş şematiği C. BUFFER Kodlayıcıdan alınan 6 adet bitlik veriyi saklı tutan birimdir. Şekil 3 te buffer için şematik gösterim verilmiştir. Yazılacak adresi ve okunacak adresi tutan iki adet kayıtçıya sahiptir. Ayrıca hiçbir okuma yapmadan arka arkaya 6 verinin geldiğini algılayacak bir tur bayrağı vardır. Bu bellek kendi denetçisini içinde bulundurur. Daha önce söylendiği üzere kodlayıcıdan gelen veri miktarı ile paralel-seri dönüştürücü devrenin buffer bellekten veri okuması arasında bir hız farkı olacaktır. Okuma ve yazma işlemlerine, yazma_aktif ve okuma_aktif uçlarının durumlarına bakarak karar verir. Buffer belleğin tasarımında dikkat edilmesi gereken birkaç durum söz konusudur: Buffer bellek boş iken ilk veri yazıldığında, veri çıkış portunda bu veri görülebilmelidir. Aksi takdirde paralelseri dönüştürücü ilk olarak buffer belleğin çıkış portunda bulunan bilgisini veri olarak gönderir. Yazma durumunda, okunacak adres ile yazılacak adres faklı yada yazılacak adreste daha önceden gönderilmiş bir veri bulunması durumunda normal bir şekilde gelen veri eski verinin üzerine yazılmalıdır. Yazma durumunda, arka arkaya 6 veriden fazla veri gelirse son gelen veriden sonra kodlayıcının yeni veri göndermesini engellemek için kodlayici_bekle ucu lojik yapılmalıdır. Aynı anda gelen olası bir yazma ve okuma talebini algılamalı ve yazma durumundaki şartları gerçekleştirmelidir. Okuma durumunda, bellek yazılacak adresin durumuna dikkat etmelidir. Henüz bir veri yazılmadan, yazılacak adres bilgisinin gösterdiği yerdeki veri okunmamalı bu durumda paralelseri dönüştürücü devresinin çalışmasını duraklatacak olan gonderme_dursun ucu lojik yapılmalıdır. Hem okuma hem de yazma durumlarında tur bayrağının durumu dikkate alınmalıdır. Şekil 2: Hamming Kodlayıcı 2

5 Hamming Kodlamasının FPGA Ortamında Gerçekleştirilmesi Şekil 5: Seri-Paralel Dönüştürücü Bloğu Şekil 3: Buffer Bellek D. PARALEL-SERİ DÖNÜŞTÜRÜCÜ Bu modül buffer bellekten okuduğu paralel veriyi seri olarak iletim hattına bırakır. Bu birimin şematik gösterimi şekil 4 te verilmiştir. F. KOD ÇÖZÜCÜ Sistemin son modülü Şekil 6 da gösterildiği gibi kod çözücü devredir. Seri-paralel dönüştürücüden alınan bitlik kodlanmış veriden, Bölüm 2 de açıklanan Hamming Kodu çözme algoritmasını kullanarak orijinal veriyi elde eder. Eğer bir hata algılanırsa hangi bitin hatalı olduğunu göstererek gerekli düzeltme işlemini gerçekleştirir. Şekil 6: Kod Çözücü Bloğu Şekil 4: Paralel-Seri Dönüştürücü Bloğu Verinin seri iletim hattından iletilmesi için buffer belleğin gonderme_dursun ucundan gelen verinin lojik olması gereklidir. Buffer belleğe okuma isteği göndereceği zaman, o anda belleğin yazma yapıyor olup olmadığına dikkat etmelidir. Eğer buffer belleğe bir yazma söz konusu ise bu durumda herhangi bir gönderme işlemi yapmamalı ve okuma için uygun zaman sürekli denetlemelidir. Gönderme yapmadan önce gönderilecek veriye başla, dur ve parite bitleri eklemelidir. Bu durumda gönderilen toplam veri uzunluğu 4 bit olur. Clock sinyalinin her yükselen kenar tetiklemesinde gönderilecek veri bir bit kaydırılarak iletim hattına bırakılır. Bütün bu şartları gerçekleştiren bir sonlu durum makinesi bu iş için VHDL dilinde tasarlanmış ve gerçekleştirilmiştir. E. SERİ-PARALEL DÖNÜŞTÜRÜCÜ Seri olarak gelen verileri, bitlik paralel veri şeklinde ayırarak kod çözücü devreye gönderir. Gelen veriyi tamamen aldığı zaman parite bitine göre bir hata denetim işlemi yapar. Bu çalışmada gerçekleştirilecek olan yapay veri bozma işlemi bu bloğun içine yerleştirilen basit bir if-else kontrol ifadesi ile yapılmıştır. Örneğin gelen verisinin 2. biti değiştirilerek, verisi oluşturulmuştur. Ayrıca bir bitten fazla bozulmanın olması durumunu incelemek için gönderilen onuncu verinin ilk ve son bitleri bozularak verisi elde edilmiştir. Şekil 5 te bu modüle ait şematik gösterim verilmiştir. V. DENEYLER Tablo 3 te kodlanacak ve kodlama sonucunda elde edilen iletilecek veriler gösterilmektedir. 2. veri için 2. bitin bozulması durumunda alıcı tarafta 2. bitin bozulduğu sezilebilmiştir.. veride ve. bitin bozulması durumunda sistem verinin bozulduğunu tespit edebilmiştir. Ancak düzeltme yapamamıştır. Tablo 4 Tablo 3 te verilen 6 adet 7 bitlik veri için alıcı tarafında elde edilen verileri ve bozulan bitin değerini göstermektedir. Şekil 7 sistemin simülasyon sonucunu göstermektedir. Şekil 8 Signal Tab II Logic Analyzer ile alınan veriyi, elde edilen hatalı biti ham veriyi ve düzeltilmiş verinin hexadesimal değerlerinin göstermektedir. Şekil 8 e göre elde edilen sonuçlar aşağıdaki gibidir. Bozulmuş Veri (SerparCikis) = ( 4B2h) Düzeltilmiş Veri (duzeltilmis_cikis) = (4Bh) Hatalı Bit = (2 h) Ham Veri =_ (46 h) Tablo 3: Kodlanacak ve kodlanmış veriler Sıra Kodlanacak Veri Kodlanmış Veri

6 G.Yıldırım, T.Tuncer, Y. Tatar Tespit Edilen Bitin Numarası Bozulan Bit Düzeltilmiş Veri Şekil 7:Simülasyon Sonucu Seri-Paralel dönüştürücünün çıkışından alınan veriler Tablo 4: Alıcıda elde edilen veriler Hatalı Bit Düzeltilmiş çıkıştan elde edilen orijinal veriler Böylece, bir verinin gönderilmesi ve alıcı tarafta analiz edilmesi için geçen toplam süresi 36 ns olarak elde edilir. V.SONUÇLAR Bu bildiride gerçek zamanlı bir Hamming kodlaması ve kod çözme işleminin DE2-5 FPGA platformunda gerçekleştirilmesi açıklanmıştır. ROM bellekte bulunan veriler kodlanarak alıcı tarafa seri bilgi olarak gönderilir. Gönderilen verinin herhangi bir bitinin bozulması durumunda alıcı tarafta hangi bitin bozulduğu tespit edilebilmekte ve düzeltilerek orijinal veri elde edilmektedir. Gönderilecek veride iki bitin bozulması durumunda ise alıcı tarafında bitlerin bozulduğu sezilebilmektedir. Ancak hangi bitlerin bozulduğu bilinmediğinden sistem düzeltme yapamamaktadır. Gerçek zamanlı sistem, VHDL dili ile oluşturulup önce simüle edilerek çalışması test edilmiştir. Daha sonra sistem FPGA içinde donanımsal olarak oluşturulup gerçek zamanda testleri yapılmıştır. Gerçek zamanlı çalışmada kodlama ve kod çözme işlemlerinin oldukça kısa sürelerde yapıldığı ve dolayısıyla böyle bir sistem için FPGA ların iyi bir geliştirme ortamı olarak kullanılacağı görülmüştür. KAYNAKLAR Şekil 8: Signal Tab II Logic Analyzer ile elde edilen sonuç Yukarıda belirtilen gerçek zamanlı Hamming kodlama, çözme, işlemindeki bütün süreç için; 5 Mhz lik bir saat frekansı kullanılmıştır. Buna gore; gönderici tarafta kodlanmış bir verinin gönderilmesi ve karşı tarafta analizi için geçen sure aşağıdaki gibidir. Rom bellekten bir verinin okunması ve kodlanması 2 ns Paralel-Seri dönüştürücü devresinin kodlanmış veriyi göndermesi ve seri-paralel dönüştürücünün tüm veriyi alarak kod çözücüye göndermesi 32 ns Kod çözücünün analiz yapması ve çözümlemesi 2 ns [] Volnei A. Pedroi, Circuit Design with VHDL H.MIT Press Cambridge, London,England,24 [2] Varun Jindal, Design of Hamming Code Using Verilog HDL, Electronic For You, 26 [3] Hamming Kodlama, Arda Öztürk, [4] FPGA, 23