Yazılan programın simülasyonu için; (A<B), (A>B) ve (A=B) durumunu sağlayacak 2 şer tane değeri girerek modelsimde oluşan sonuçları çiziniz.
|
|
- Engin Bozkurt
- 6 yıl önce
- İzleme sayısı:
Transkript
1 Girilen iki sayının birbiriyle karşılaştırılıp sonucunda büyük, küçük veya eşit sinyallerinin verileceği bir programı VHDL dili ile yazınız. A : karşılaştırılacak 1.sayıdır. 8 bitlik giriştir. B : karşılaştırılacak 2.sayıdır. 8 bitlik giriştir. Less : A küçüktür B ise 1 olacaktır. 1 bitlik çıkıştır. Greater : A büyük B ise 1 olacaktır. 1 bitlik çıkıştır. Equal : A eşittir B ise 1 olacaktır. 1 bitlik çıkıştır. (A<B), (A>B) ve (A=B) durumunu sağlayacak 2 şer tane değeri girerek modelsimde oluşan sonuçları çiziniz. library ieee; entity Comparator is port( A: in std_logic_vector(n-1 downto 0); B: in std_logic_vector(n-1 downto 0); less: out std_logic; equal: out std_logic; greater: out std_logic); end Comparator; architecture behv of Comparator is process(a,b) if (A<B) then less <= '1'; equal <= '0'; greater <= '0'; elsif (A=B) then less <= '0'; equal <= '1'; greater <= '0'; else less <= '0'; equal <= '0'; greater <= '1'; end behv;
2 4 bitlik D flip-flop bellek yapısını VHDL dili ile yazınız. Enable sinyali 1 iken, clk sinyalinin yükselen kenar tetiklemesi geldiği zaman Data_in girişindeki bilgi iç değişkende saklanacak ve Q çıkışına yazılacaktır. Aynı zamanda saklanan bilginin tersi (not) Q_not çıkışına yazılacaktır. Enable sinyali 0 ise var olan değeri tutmaya, bu değeri Q ve Q_not da göstermeye devam edecek ve yeni değer kaydetmeyecektir. Data_in : 4 bitlik veri girişi. Enable : 1 bitlik giriş. (logic 1 için kaydetme yapar.) Clk : 1 bitlik clock tetikleme sinyali Q : 4bitlik saklanan bilgi değeri Q_not : 4 bitlik saklanan bilginin tersinin değeri 6 farklı değeri Data_in girişine uygulayarak bu değerleri D-flip-flop bellek yapısına kaydettirmeye çalışın. Q ve Q_not değerlerini gözlemleyin. 6 değerin 2 tanesinde enable 0 için kayıt yapılamadığını gösterin. Simülasyon sonuçlarınızı çizdiriniz. library ieee ; entity dff is port( data_in: clock: data_out: end dff; in std_logic; in std_logic; out std_logic); architecture behv of dff is process(data_in, clock) if (rising_edge(clock)) then data_out <= data_in; end behv;
3 1 bitlik JK flip-flop bellek yapısını VHDL dili ile yazınız. JK flip flop bellek yapısının davranışı yandaki tabloda verilmiştir. J : 1 bitlik giriş. K : 1 bitlik giriş. CP : 1 bitlik clock tetikleme sinyali Q : 1 bitlik saklanan değer Q_not : 1 bitlik saklanan değerin tersi En az 6 adım simülasyon yaparak doğruluk tablosunun çalıştığını gösteriniz. library ieee; entity JK_FF is port ( clock: in std_logic; J, K: in std_logic; reset: in std_logic; Q, Qbar: out std_logic ); end JK_FF; architecture behv of JK_FF is signal state: std_logic; signal input: std_logic_vector(1 downto 0); input <= J & K; p: process(clock, reset) is if (reset='1') then state <= '0'; elsif (rising_edge(clock)) then case (input) is when "11" => state <= not state; when "10" => state <= '1'; when "01" => state <= '0'; when others => null; end case; Q <= state; Qbar <= not state; end behv;
4 Seri girişli paralele çıkışlı 8-bit Shift- Register yapısını VHDL dili yazınız. Shift register; 1 bitlik data_in girişindeki değeri tetikleme sinyalinin her yükselen kenarında bir adım sağa kaydıran yapıdır. İp ucu: kaydırılacak sayının istenilen değerleri seçilerek ve birleştirme operatörü (&) ile yeniden birleştirilerek kaydırma işlemi yapılabilir. Sistem girişleri; data_in : 1 bitlik giriş. ( veri girişi.) clk: 1 bitlik tetikleme sinyali data_out: 4 bitlik paralel veri çıkışı. (kaydırılan değer çıkarılacaktır.) Herhangi bir 4 bitlik sayının bitleri teker teker data_in girişinden yazılarak kaydırma işlemi ile bu sayının data_out da yazılmasını sağlayınız. Simülasyon sonucunu çiziniz. (seçtiğiniz sayı 0000 veya 1111 olmasın.) library ieee; entity shift is port(c, SI, LEFT_RIGHT : in std_logic; PO : out std_logic_vector(7 downto 0)); end shift; architecture archi of shift is signal tmp: std_logic_vector(7 downto 0); process (C) if (rising_edge(c)) then if (LEFT_RIGHT='0') then tmp <= tmp(6 downto 0) & SI; else tmp <= SI & tmp(7 downto 1); PO <= tmp; end archi;
5 1 bitlik T flip-flop bellek yapısını VHDL dili ile yazınız. T flip flop bellek yapısının davranışı yandaki tabloda verilmiştir. CP nin her yükselen kenarında T=1 ise sakladığı değeri tersleycek, T=0 ise değeri değiştirmeyecektir. T : 1 bitlik giriş. CP : 1 bitlik clock tetikleme sinyali Enable: 1 bitlik giriş. (enable 1 ise çalışır. ) Reset: 1 bitlik giriş. (reset 1 ise sakladığı değeri 0 yapar.) Q : 1 bitlik saklanan değer Q_not : 1 bitlik saklanan değerin tersi En az 6 adım simülasyon yaparak doğruluk tablosunun çalıştığını gösteriniz. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity t_trigger is port (T,Reset,CLK,CLK_enable: in std_logic; Q: out std_logic); end t_trigger; architecture beh_t_trigger of t_trigger is signal temp: std_logic; process (Reset,CLK) if (rising_edge(clk)) then if Reset='1' then temp <= '0'; elsif CLK_enable ='1' then temp <= T xor temp; Q <= temp; end beh_t_trigger;
6 paralel girişli seri çıkışlı 8-bit Shift- Register yapısını VHDL dili yazınız. Shift register; 4 bitlik data_in girişindeki değeri tetikleme sinyalinin her yükselen kenarında bir adım sağa kaydıran yapıdır. İp ucu: kaydırılacak sayının istenilen değerleri seçilerek ve birleştirme operatörü (&) ile yeniden birleştirilerek kaydırma işlemi yapılabilir. Sistem girişleri; data_in : 4 bitlik giriş. ( veri girişi.) clk: 1 bitlik tetikleme sinyali data_out: 1 bitlik seri veri çıkışı. (kaydırılan değer çıkarılacaktır.) Herhangi bir 4 bitlik sayının bitleri data_in girişinden yazılarak kaydırma işlemi ile bu sayının data_out da yazılmasını sağlayınız. Simülasyon sonucunu çiziniz. (seçtiğiniz sayı 0000 veya 1111 olmasın.) library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity ParalellToSerial is Port ( reset,clk,start : in STD_LOGIC; data_in:in STD_LOGIC_VECTOR (7 downto 0); data_out:out STD_LOGIC); end ParalellToSerial; architecture Behavioral of ParalellToSerial is signal DST:STD_LOGIC_VECTOR (7 downto 0):=(others=>'0'); signal DATA,STOP:STD_LOGIC:='0'; process(reset,clk) if reset='1' then DST<=(others=>'0'); DATA<='0'; STOP<='0'; elsif rising_edge(clk) then if start='1' then DATA<='1';--start bit STOP<='1';--stop bit DST<=data_in; Else DATA<=DST(7); STOP<='0'; DST<=DST(6 downto 0)&STOP; data_out<=data; end Behavioral;
7 Girilen 2 matrisin toplamasını ve/veya çıkarmasını yapan programı VHDL dili ile yazınız. Girilen matriler 2x2 boyutundadır. Matrislerin her bir elemanı 4 bitlik vektör olarak ayrı ayrı girilmektedir. İşlem sonucunda oluşan 2x2 boyutundaki matrisin her bir elemanı ayrı ayrı 4bitlik vektör olarak çıkışa verilmektedir = a1,b1,c1,d1: 1.matrisin 4 bitlik elemanları a2,b2,c2,d2: 2.matrisin 4 bitlik elemanları islem: 1 bitlik işlem seçici. (1 için toplama yapar, 0 için çıkarma yapar.) a3,b3,c3,d3: çıkış matrisinin 4 bitlik elemanları 2 farklı toplama ve 2 farklı çıkarma işlemi gerçekleştirin. Simülasyon sonucunu çiziniz. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity matris_add_subb is port ( a1,b1,c1,d1: in std_logic_vector(3 downto 0); a2,b2,c2,d2: in std_logic_vector(3 downto 0); islem: in std_logic; a3,b3,c3,d3: out std_logic_vector(3 downto 0)); end matris_add_subb; architecture behaviour of matris_add_subb is process(a1,b1,c1,d1,a2,b2,c2,d2,islem) if islem='1' then a3=a1+a2; b3=b1+b2; c3=c1+c2; d3=d1+d2; else a3=a1-a2; b3=b1-b2; c3=c1-c2; d3=d1-d2; end behaviour;
8 Girilen 2 matrisin çarpımını yapan programı VHDL dili ile yazınız. Girilen matriler 2x2 boyutundadır. Matrislerin her bir elemanı 4 bitlik vektör olarak ayrı ayrı girilmektedir. Çarpım sonucunda oluşan 2x2 boyutundaki matrisin her bir elemanı ayrı ayrı 8bitlik vektör olarak çıkışa verilmektedir = 3 (skaler çarpım değil. Matris çarpımı yapılacaktır.) a1,b1,c1,d1: 1.matrisin 4 bitlik elemanları a2,b2,c2,d2: 2.matrisin 4 bitlik elemanları a3,b3,c3,d3: çıkış matrisinin 8 bitlik elemanları 3 farklı çarpım işlemi gerçekleştirin. Simülasyon sonucunu çiziniz. Çarpım işlemlerinden 1 tanesi için sonucun doğruluğunu matematiksel olarak da gösterip ispatlayınız. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity matris_mull is port ( a1,b1,c1,d1: in std_logic_vector(3 downto 0); a2,b2,c2,d2: in std_logic_vector(3 downto 0); a3,b3,c3,d3: out std_logic_vector(7 downto 0)); end matris_mull; architecture behaviour of matris_mull is process(a1,b1,c1,d1,a2,b2,c2,d2) a3= conv_std_logic_vector(conv_integer(a1)* conv_integer(a2),8); b3= conv_std_logic_vector(conv_integer(b1)* conv_integer(b2),8); c3= conv_std_logic_vector(conv_integer(c1)* conv_integer(c2),8); d3= conv_std_logic_vector(conv_integer(d1)* conv_integer(d2),8); end behaviour;
9 Girilen 2x2 boyutlarındaki bir matrisin determinantını bulduran programı VHDL dili ile yazınız. Determinantın işareti pozitif ise isaret çıkışı 1 yapılacaktır. Negatif ise 0 yapılacaktır. a,b,c,d: 1.matrisin 4 bitlik elemanları det: determinant sonucu 4 bitlik vektör. isaret: 1 bitlik çıkış. 6 farklı matris için determinant işleminin gerçekleştiriniz. Simülasyon sonucunu çiziniz. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity matris_det is port ( a,b,c,d : in std_logic_vector(3 downto 0); det : out std_logic_vector(3 downto 0); isaret : out std_logic;); end matris_det; architecture behaviour of matris_det is signal temp:std_logic_vector(4 downto 0); process(a,b,c,d) temp=conv_std_logic_vector((conv_integer(a)*conv_integer(d)- conv_integer(b)*conv_integer(c)),5); det=temp(3 downto 0); isaret=temp(4); end behaviour;
10 Aşağıda verilen Fonksiyon tablosu için VHDL ile ALU kodlarını yazınız. library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity soru1 is port( secim :in std_logic_vector(2 downto 0); in_a,in_b :in std_logic_vector(7 downto 0); sonuc:out std_logic_vector(7 downto 0)); end soru1; Secim İslem 000 Not A 001 A and B 010 A xor B 011 Shift left 1 bit A 100 Shift right 1 bit B 101 A+B 110 A*B 111 A/B architecture behaviour of matris_det is process(a,b,c,d) case secim is when 000 => sonuc <=not in_a; when 001 => sonuc <= in_a and in_b; when 010 => sonuc <= in_a xor in_b; when 011 => sonuc <= in_a sll 1; when 100 => sonuc <= in_b srl 1 when 101 => sonuc <= in_a + in_b; when 110 => sonuc <= conv_std_logic_vector(conv_integer(in_a)*conv_integer(in_b),8); when 111 => sonuc <= conv_std_logic_vector(conv_integer(in_a)/conv_integer(in_b),8); end behaviour;
11 Verilen state machine koduna göre; a)her state in içinde yapılan işlemi yazarak akış diyagramını çiziniz. b)verilen sinyal girdilerine göre oluşacak simülasyon sonucunu türetiniz. (Zaman grafiği üzerinde çiziniz.) library ieee; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity state is port( clock:in std_logic; start:in std_logic; reset:in std_logic; a: in std_logic_vector(7 downto 0); led_out: out std_logic_vector(7 downto 0); bitti: out std_logic); end state; architecture beh of state is type state is (st1,st2,st3,st4); signal pr_state,next_state:state; signal data,temp: std_logic_vector(7 downto 0); process(clock,reset) if(reset='1')then pr_state<=st1; elsif(rising_edge(clock))then pr_state<=next_state; process(pr_state, start) case pr_state is when st1=> temp<=a; data<=" ; led_out<=" "; bitti<='0'; if start='1' then next_state<=st2; else next_state<=st1; when st2=> data<= conv_std_logic_vector( conv_integer(data)* conv_integer(temp),8); led_out<=" "; bitti<='0'; next_state<=st3; when st3=> temp<=temp-" "; led_out<=" "; bitti<='0'; if temp<=" " then next_state<=st4; else next_state<=st2; when st4=> led_out<=data; next_state<=st4; bitti<='1'; end case; end beh;
T.C. RC SERVO MOTOR KONTROLÜ
T.C. BİLECİK ŞEYH EDEBALİ ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ RC SERVO MOTOR KONTROLÜ İBRAHİM ALİ METİN BİLECİK 30 Mart 2015 T.C. BİLECİK ŞEYH EDEBALİ ÜNİVERSİTESİ MÜHENDİSLİK
DetaylıTek Vuruşluk Đşlemci. -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği
Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Ana Modul -- Additional
DetaylıDeney 2: Flip-Floplar
Deney 2: Flip-Floplar Bu deneyde, çeşitli flip-flop devreleri kurulacak ve incelenecektir. Kullanılan Elemanlar 1 x 74HC00 (NAND kapısı) 1 x 74HC73 (JK flip-flop) 1 x 74HC74 (D flip-flop) 4 x 4,7 kohm
DetaylıVHDL. Ece Olcay Güneş & S. Berna Örs
VHDL Ece Olcay Güneş & S. Berna Örs Giriş VHDL VHSIC Hardware Description Language in kısaltmasıdır. VHSIC Very High Speed Integrated Circuit in kısaltmasıdır. VHDL dışında da pekçok donanım tasarlama
DetaylıEK A VHDL DONANIM TANIMLAMA DİLİ
EK A VHDL DONANIM TANIMLAMA DİLİ Elektronik sistemlerin karmaşıklığının artması tasarım yöntemlerinin de gelişmesini gerektirmiştir. Bu sebeple, geleneksel "kağıt ve kalem kullanarak tasarımı yap" ve "devreyi
Detaylı18. FLİP FLOP LAR (FLIP FLOPS)
18. FLİP FLOP LAR (FLIP FLOPS) Flip Flop lar iki kararlı elektriksel duruma sahip olan elektronik devrelerdir. Devrenin girişlerine uygulanan işarete göre çıkış bir kararlı durumdan diğer (ikinci) kararlı
DetaylıEEM122SAYISAL MANTIK SAYICILAR. Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol
EEM122SAYISAL MANTIK BÖLÜM 6: KAYDEDİCİLER VE SAYICILAR Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol KAYDEDİCİLER VE SAYICILAR Flip-flopkullanan devreler fonksiyonlarına göre iki guruba
DetaylıDENEY 8- Flip Flop ve Uygulamaları. Amaç: - Flip Flop çalışma mantığını kavramak
DENEY 8- Flip Flop ve Uygulamaları Amaç: - Flip Flop çalışma mantığını kavramak Deneyin Yapılışı: - Deney bağlantı şemasında verilen devreleri uygun elemanlarla kurunuz. Entegrenin besleme ve GND bağlantılarını
DetaylıELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY RAPORU. Deney No: 3 FF Devreleri
TEKNOLOJİ FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY RAPORU Deney No: 3 FF Devreleri Yrd. Doç Dr. Ünal KURT Yrd. Doç. Dr. Hatice VURAL Arş. Gör. Ayşe AYDIN YURDUSEV
DetaylıDeney 5: Shift Register(Kaydırmalı Kaydedici)
Deney 5: Shift Register(Kaydırmalı Kaydedici) Kullanılan Elemanlar 1xLM555 Entegresi, 1x10 kohm direnç, 1x100 kohm direnç, 1x10 µf elektrolitik kondansatör, 1x100 nf kondansatör, 2 x 74HC74 (D flip-flop),
DetaylıDeney 6: Ring (Halka) ve Johnson Sayıcılar
Deney 6: Ring (Halka) ve Johnson Sayıcılar Kullanılan Elemanlar xlm Entegresi, x0 kohm direnç, x00 kohm direnç, x0 µf elektrolitik kondansatör, x00 nf kondansatör, x 7HC7 (D flip-flop), x 0 ohm, x Led
Detaylıİçindekiler. Sinyal İşleme Donanımları FPGA FPGA ile Tasarım VHDL Uygulama Gerçekleştirme Kart Üzerinde Çalıştırma
İçindekiler Sinyal İşleme Donanımları FPGA FPGA ile Tasarım VHDL Uygulama Gerçekleştirme Kart Üzerinde Çalıştırma 1 Sinyal İşleme Donanımları FPGA DSP GPU CPU Intel Xeon Phi 2 Sinyal İşleme Donanımları
DetaylıBÖLÜM 10 KAYDEDİCİLER (REGİSTERS) SAYISAL TASARIM. Bu bölümde aşağıdaki konular anlatılacaktır
erin BÖLÜM 10 KYEİCİLER (REGİSTERS) Bu bölümde aşağıdaki konular anlatılacaktır Kaydedicilerin(Registers) bilgi giriş çıkışına göre ve kaydırma yönüne göre sınıflandırılması. Sağa kaydırmalı kaydedici(right
DetaylıNECMETTİN ERBAKAN ÜNİVERSİTESİ MÜHENDİSLİK MİMARLIK FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY FÖYÜ
NECMETTİN ERBAKAN ÜNİVERSİTESİ MÜHENDİSLİK MİMARLIK FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY FÖYÜ DENEY 1 Elektronik devrelerde sık sık karşımıza çıkan
DetaylıVerilog HDL e Giriş Bilg. Yük. Müh. Selçuk BAŞAK
Verilog HDL e Giriş Bilg. Yük. Müh. Selçuk BAŞAK SelSistem Bilgi ve İletişim Teknolojileri www.selsistem.com.tr Donanım Tanımlama Dilleri - HDL İlk olarak 1977 yılında, ISP(Instruction Set Processor) -
DetaylıDOĞU AKDENİZ ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM223 SAYISAL MANTIK TASARIMI : QUARTUS II TASARIM ORTAMI: TEMEL VHDL KULLANIMI
DOĞU AKDENİZ ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM223 SAYISAL MANTIK TASARIMI DENEY V : QUARTUS II TASARIM ORTAMI: TEMEL VHDL KULLANIMI AMAÇLAR: ALTERA tarafından geliştirilen son teknoloji
DetaylıT.C. İstanbul Medeniyet Üniversitesi Mühendislik ve Doğa Bilimleri Fakültesi Elektrik-Elektronik Mühendisliği Bölümü
T.C. İstanbul Medeniyet Üniversitesi Mühendislik ve Doğa Bilimleri Fakültesi Elektrik-Elektronik Mühendisliği Bölümü MANTIK DEVRELERİ TASARIMI LABORATUVARI DENEY FÖYLERİ 2018 Deney 1: MANTIK KAPILARI VE
DetaylıBu derste! BBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Yazmaç Aktarımı Düzeyi! Büyük Sayısal Sistemler! 12/25/12
BBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Hacettepe Üniversitesi Bilgisayar Müh. Bölümü Bu derste! Büyük, karmaşık sayısal sistemlerin tasarımı ele alınacaktır. ASM ve ASMD çizgeleri Tasarım Örnekleri
DetaylıFPGA ile Gömülü Sistem Tasarımına Giriş
FPGA ile Gömülü Sistem Tasarımına Giriş Bilg. Yük. Müh. Selçuk BAŞAK SelSistem Bilgi ve İletişim Teknolojileri www.selsistem.com.tr Giriş Gömülü Sistemler Programlanabilir Lojik - SPLD FPGA & CPLD Donanım
DetaylıDENEY 5 RS FLİP-FLOP DENEYLERİ
Adı Soyadı: No: Grup: DENEY 5 RS FLİP-FLOP DENEYLERİ ÖN BİLGİ : Sayısal bilgiyi ( "0" veya "1" ) depolamada ve işlemede kullanılan temel devrelerden biri de F-F lardır. Genel olarak dört tipi vardır: 1-
DetaylıKMU MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRELER II LABORATUVARI DENEY 1 TOPLAYICILAR - ÇIKARICILAR
KMU MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRELER II LABORATUVARI DENEY 1 TOPLAYICILAR - ÇIKARICILAR DENEY 1: TOPLAYICILAR- ÇIKARICILAR Deneyin Amaçları Kombinasyonel lojik devrelerden
DetaylıBÖLÜM 8 MANDAL(LATCH) VE FLİP-FLOPLAR SAYISAL ELEKTRONİK. Bu bölümde aşağıdaki konular anlatılacaktır
AYIAL ELETONİ BÖLÜM 8 MANAL(LATCH) VE FLİP-FLOPLA Bu bölümde aşağıdaki konular anlatılacaktır Mandallar(Latches),- Mandalı, Mandalı ontak sıçramasının mandallar yardımı ile engellenmesi Flip-Floplar,-
DetaylıBir devrede bellek elemanı olarak kullanılmak üzere latch leri inceledik.
Flip-Flop lar Bir devrede bellek elemanı olarak kullanılmak üzere latch leri inceledik. Latch ler bazı problemlere sahiptir: Latch i ne zaman enable yapacağımızı bilmeliyiz. Latch i çabucak devredışı bırakabilmeliyiz
DetaylıDeney 3: Asenkron Sayıcılar
Deney 3: Asenkron Sayıcılar Sayıcılar hakkında genel bilgi sahibi olunması, asenkron sayıcıların kurulması ve incelenmesi Kullanılan Elemanlar 1xLM555 Entegresi, 1x10 kohm direnç, 1x100 kohm direnç, 1x10
Detaylı7.Yazmaçlar (Registers), Sayıcılar (Counters)
7.Yazmaçlar (Registers), Sayıcılar (Counters) 7..Yazmaçlar Paralel Yüklemeli Yazmaçlar Ötelemeli Yazmaçlar 7.2.Sayıcılar Đkili Asenkron Sayıcılar (Binary Ripple Counter) Đkili Kodlanmış Onlu Asenkron Sayıcı
DetaylıGüz Y.Y. Lojik Devre Laboratuvarı Laboratuvar Çalışma Düzeni
2010-2011 Güz Y.Y. Lojik Devre Laboratuvarı Laboratuvar Çalışma Düzeni Deneyi hangi grubun hangi tarihte ve saatte yapacağı internet sayfasında (http://www.ce.yildiz.edu.tr/myindex.php?id=54) duyurulmuştur.
DetaylıTemel Flip-Flop ve Saklayıcı Yapıları. Mikroişlemciler ve Mikrobilgisayarlar
Temel Flip-Flop ve Saklayıcı Yapıları 1 Sayısal alga Şekilleri 1 2 4 3 1. Yükselme Zamanı 2. Alçalma Zamanı 3. Sinyal Genişliği 4. Genlik (Amplitude) 2 Periot (T) : Tekrar eden bir sinyalin arka arkaya
DetaylıBBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Hacettepe Üniversitesi Bilgisayar Müh. Bölümü
BBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Hacettepe Üniversitesi Bilgisayar Müh. Bölümü Bu derste! Büyük, karmaşık sayısal sistemlerin tasarımı ele alınacaktır. ASM ve ASMD çizgeleri Tasarım Örnekleri
DetaylıBir devrede bellek elemanı olarak kullanılmak üzere tutucuları inceledik.
Flip-Flop Bir devrede bellek elemanı olarak kullanılmak üzere tutucuları inceledik. Tutucular bazı problemlere sahiptir: Tutucuyu ne zaman enable yapacağımızı bilmeliyiz. Tutucuyu çabucak devredışı bırakabilmeliyiz
Detaylı8. HAFTA BLM323 SAYISAL ANALİZ. Okt. Yasin ORTAKCI.
8. HAFTA BLM323 SAYISAL ANALİZ Okt. Yasin ORTAKCI yasinortakci@karabuk.edu.tr Karabük Üniversitesi Uzaktan Eğitim Uygulama ve Araştırma Merkezi 2 MATRİSLER Matris veya dizey, dikdörtgen bir sayılar tablosu
Detaylık ise bir gerçek sayı olsun. Buna göre aşağıdaki işlemler Matlab da yapılabilir.
MATRİS TRANSPOZU: Bir matrisin satırlarını sütun, sütunlarınıda satır yaparak elde edilen matrise transpoz matris denilir. Diğer bir değişle, eğer A matrisi aşağıdaki gibi tanımlandıysa bu matrisin transpoz
DetaylıT.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ
T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ 1 7. HAFTA Flip-Floplar RS Flip Flop, Tetiklemeli RS Flip Flop, JK Flip Flop, D Tipi Flip Flop, T Tipi Flip Flop Tetikleme
DetaylıTURGUT ÖZAL ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ MANTIK DEVRELERİ LABORATUARI. Deney 5 Flip Flop Devreleri
TURGUT ÖZAL ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ MANTIK DEVRELERİ LABORATUARI Deney 5 Flip Flop Devreleri Öğrenci Adı & Soyadı: Numarası: 1. Flip Flop Devresi ve VEYADEĞİL
DetaylıBÖLÜM 2 SAYI SİSTEMLERİ
İÇİNDEKİLER BÖLÜM 1 GİRİŞ 1.1. Lojik devre içeriği... (1) 1.1.1. Kodlama, Kod tabloları... (2) 1.1.2. Kombinezonsal Devre / Ardışıl Devre... (4) 1.1.3. Kanonik Model / Algiritmik Model... (4) 1.1.4. Tasarım
DetaylıDigital Design HDL. Dr. Cahit Karakuş, February-2018
Digital Design HDL Dr. Cahit Karakuş, February-2018 NOT, AND, and OR Gates NAND and NOR Gates DeMorgan s Theorem Exclusive-OR (XOR) Gate Multiple-input Gates Basic Logic Gates and Basic Digital Design
DetaylıSaklayıcı (veya Yazmaç) (Register)
Saklayıcı (veya Yazmaç) (Register) Genel bir ardışıl devre: Saklayıcılar Ardışıl devre analiz ve sentezi için iyi bir örnektir. Ayrıca daha büyük çaplı ardışıl devrelerin tasarımında kullanılabilirler.
DetaylıDENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI
DENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI Deneyin Amaçları Flip-floplara aģina olmak. DeğiĢik tipte Flip-Flop devrelerin gerçekleģtirilmesi ve tetikleme biçimlerini kavramak. ArdıĢık mantık devrelerinin
DetaylıBu deney çalışmasında kombinasyonel lojik devrelerden decoder incelenecektir.
4.1 Ön Çalışması Deney çalışmasında yapılacak uygulamaların benzetimlerini yaparak, sonuçlarını ön çalışma raporu olarak hazırlayınız. 4.2 Deneyin Amacı MSI lojik elemanları yardımıyla kombinasyonel lojik
DetaylıTeorik Bilgi DENEY 7: ASENKRON VE SENKRON SAYICILAR
DENEY 7: ASENKRON VE SENKRON SAYICILAR Deneyin Amaçları Asenkron ve senkron sayıcı devre yapılarının öğrenilmesi ve deneysel olarak yapılması Deney Malzemeleri 74LS08 Ve Kapı Entegresi (1 Adet) 74LS76
DetaylıBölüm 4 Ardışıl Lojik Devre Deneyleri
Bölüm 4 Ardışıl Lojik Devre Deneyleri DENEY 4-1 Flip-Floplar DENEYİN AMACI 1. Kombinasyonel ve ardışıl lojik devreler arasındaki farkları ve çeşitli bellek birimi uygulamalarını anlamak. 2. Çeşitli flip-flop
Detaylı(I) şimdiki. durum (S) belleği. saat. girşi
ers Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/ Eşzamanlı (Senkron) Ardışıl evreler (Synchronous Sequential Circuits) Ardışıl (sequential)
DetaylıBölüm 4 Aritmetik Devreler
Bölüm 4 Aritmetik Devreler DENEY 4- Aritmetik Lojik Ünite Devresi DENEYİN AMACI. Aritmetik lojik birimin (ALU) işlevlerini ve uygulamalarını anlamak. 2. 748 ALU tümdevresi ile aritmetik ve lojik işlemler
DetaylıELK2016 SAYISAL TASARIM DERSİ LABORATUVARI DENEY NO: 4 DENEYİN ADI: JK, RS, T VE D TİPİ FLİP-FLOPLARIN İNCELENMESİ
ELK2016 SAYISAL TASARIM DERSİ LABORATUVARI DENEY NO: 4 DENEYİN ADI: JK, RS, T VE D TİPİ FLİP-FLOPLARIN İNCELENMESİ Açıklamalar: Bu deneyde JK, RS, T ve D tipi flip-flop (FF) lar incelenecektir. Deney içerisinde
DetaylıDERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi
DERS NOTLARI Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi DERS-8 11.05.2016 MULTİVİBRATÖR VE FLİP FLOPLAR Giriş Kare veya dikdörtgen sinyal üreten elektronik devreler Multivibratör olarak
Detaylı03.03.2014 VERILOG. Modüller
VERILOG Modüller Devre bileşenleri module içinde tasarlanır. Modüller hem yapısal hem de davranışsal ifadeleri içerebilir. Yapısal ifadeler lojik kapılar, sayaçlar ve mikroişlemciler gibi devre bileşenlerini
DetaylıSAYICILAR. Tetikleme işaretlerinin Sayma yönüne göre Sayma kodlanmasına göre uygulanışına göre. Şekil 52. Sayıcıların Sınıflandırılması
25. Sayıcı Devreleri Giriş darbelerine bağlı olarak belirli bir durum dizisini tekrarlayan lojik devreler, sayıcı olarak adlandırılır. Çok değişik alanlarda kullanılan sayıcı devreleri, FF lerin uygun
DetaylıSayıcılar n bitlik bir bilgiyi tutmanın yanısıra her saat çevriminde tuttukları değeri artıran veya azaltan ardışıl devrelerdir.
Sayıcılar (Counters) Sayıcılar n bitlik bir bilgiyi tutmanın yanısıra her saat çevriminde tuttukları değeri artıran veya azaltan ardışıl devrelerdir. Genel olarak iki gruba ayrılır: Senkron sayıcılar Asenkron
Detaylımikroc Dili ile Mikrodenetleyici Programlama Ders Notları
4. Operatörler İfade içerisindeki değişken ve diğer ifadelere uygulandığında yeni değerlerin elde edilmesini sağlayan ve kendilerine özel sembolik gösterimleri olan sözdizimleridir. mikroc derleyicisi
DetaylıT.C. TRAKYA ÜNİVERSİTESİ FEN BİLİMLERİ ENSTİTÜSÜ ŞİFRELEME İŞLEMLERİ İÇİN FPGA İLE YÜKSEK KAPASİTELİ ÇARPMA DEVRESİ TASARIMI.
T.C. TRAKYA ÜNİVERSİTESİ FEN BİLİMLERİ ENSTİTÜSÜ ŞİFRELEME İŞLEMLERİ İÇİN FPGA İLE YÜKSEK KAPASİTELİ ÇARPMA DEVRESİ TASARIMI Kenan BAYSAL YÜKSEK LİSANS TEZİ BİLGİSAYAR MÜHENDİSLİĞİ ANABİLİM DALI Tez Danışmanı:
DetaylıÖDEV (Vize Dönemi) CEVAPLAR. 1. Ekrana Merhaba Dünya! yazdıran algoritmanın akış diyagramını çiziniz ve sözde kod olarak yazınız.
ÖDEV (Vize Dönemi) CEVAPLAR 1. Ekrana Merhaba Dünya! yazdıran algoritmanın akış diyagramını çiziniz ve sözde kod olarak yazınız. PROGRAM Soru1 PRINT Merhaba Dünya! ; 2. Klavyeden girilen negatif bir sayıyı
DetaylıARDIŞIL DEVRELER SENKRON ARDIŞIL DEVRELER
ARDIŞIL DEVRELER TANIM: ÇIKIŞLARIN BELİRLİ BİR ANDAKİ DEĞERİ, GİRİŞLERİN YANLIZA O ANKİ DEĞERİNE BAĞLI OLAN DEVRELER KOMBİNASYONEL DEVRELER OLARAK İSİMLENDİRİLİR. ÇIKIŞLARIN BELİRLİ BİR ANDAKİ DEĞERİ,
DetaylıT.C. BOZOK ÜNİVERSİTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ LOJĐK DEVRELER LABORATUARI DENEY FÖYÜ
T.C. BOZOK ÜNİVERSİTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ LOJĐK DEVRELER LABORATUARI DENEY FÖYÜ Haziran 2009 ĐÇĐNDEKĐLER Deney-1 Temel Kapı Devreleri. 1 1.1 Ön Çalışma. 1 1.2 Deneyin Amacı 1 1.3
DetaylıARDIŞIL DEVRELER FLIP FLOP (İKİLİ DEVRELER)
AIŞIL EVELE TANIM: ÇIKIŞLAIN BELİLİ Bİ ANAKİ EĞEİ, GİİŞLEİN YANLIZA O ANKİ EGEİNE EĞİL, AYNI ZAMANA GİİŞLEİN ÖNEKİ EĞELEİNİN IAINA A BAĞLI OLAN EVELEE AIŞIL EVELE AI VEİLİ. GEÇMİŞ GİİŞ EĞELEİNİN IAI HAFIZA
DetaylıSAYISAL ELEKTRONİK. Ege Üniversitesi Ege MYO Mekatronik Programı
SAYISAL ELEKTRONİK Ege Üniversitesi Ege MYO Mekatronik Programı BÖLÜM 6 Tutucular, Flip-Floplar ve Zamanlayıcılar Tutucular (Latches) Tutucu iki kararlı (bistable state) durumu olan en temel sayısal depolama
DetaylıVHDL Programlama Dili ve Sayısal Elektronik Devrelerin FPGA Tabanlı Uygulaması
6 th International Advanced Technologies Symposium (IATS 11), 16-18 May 2011, Elazığ, Turkey VHDL Programlama Dili ve Sayısal Elektronik Devrelerin FPGA Tabanlı Uygulaması S. Uzun 1, M. R. Canal 2, M.
DetaylıGEO182 Lineer Cebir. Matrisler. Matrisler. Dersi Veren: Dr. İlke Deniz Derse Devam: %70. Vize Sayısı: 1
GEO182 Lineer Cebir Dersi Veren: Dr. İlke Deniz 2018 GEO182 Lineer Cebir Derse Devam: %70 Vize Sayısı: 1 Başarı Notu: Yıl içi Başarı Notu %40 + Final Sınavı Notu %60 GEO182 Lineer Cebir GEO182 Lineer Cebir
DetaylıMatris İşlemleri Uygulaması
Matris İşlemleri Uygulaması Uygulama Konusu Uygulama 3x3 boyutlu matrislerle toplama, çıkarma ve çarpma işlemleri üzerinedir. Toplama İşlemi AA = aa iiii mmmmmm ve BB = bb iiii mmmmmm aynı tipte iki matris
DetaylıİSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU
İSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU DENEYİN ADI : BELLEKLE TASARIM Seri Aritmetik Lojik Birim II (9.2) RAPORU HAZIRLAYAN : BEYCAN KAHRAMAN
DetaylıVHDL ile Mikroişlemci Tasarımı ve Eğitimde Uygulanabilirliği
Akademik Bilişim 11 - XIII. Akademik Bilişim Konferansı Bildirileri 2-4 Şubat 2011 İnönü Üniversitesi, Malatya VHDL ile Mikroişlemci Tasarımı ve Eğitimde Uygulanabilirliği Deniz Taşkın 1, Kenan Baysal
Detaylı7. Port Programlama. mikroc Dili ile Mikrodenetleyici Programlama Ders Notları -42- Şekil 2.1. Atmega16 mikrodenetleyici pin şeması
7. Port Programlama Şekil 2.1. Atmega16 mikrodenetleyici pin şeması A, B, C ve D portları için Register yapıları benzer şekildedir. -42- 7.1. Port Yönlendirme Mikrodenetleyicinin A, B, C, D ve varsa diğer
DetaylıBölüm 7 Ardışıl Lojik Devreler
Bölüm 7 Ardışıl Lojik Devreler DENEY 7- Flip-Floplar DENEYİN AMACI. Kombinasyonel ve ardışıl lojik devreler arasındaki farkları ve çeşitli bellek birimi uygulamalarını anlamak. 2. Çeşitli flip-flop türlerinin
Detaylıİnönü Üniversitesi Mühendislik Fakültesi Bilgisayar Mühendisliği Bölümü
İnönü Üniversitesi Mühendislik Fakültesi Bilgisayar Mühendisliği Bölümü 00223 - Mantık Devreleri Tasarımı Laboratuar Föyleri Numara: Ad Soyad: Arş. Grv. Bilal ŞENOL Devre Kurma Alanı Arş. Grv. Bilal ŞENOL
DetaylıK uark projesi. Temel Özellikler :
K uark projesi Temel Özellikler : Kuark işlemcisi 16 bit kelime uzunluğuna sahip bir işlemcidir. Veri ve komut belleği aynıdır ve en fazla 4 Gigabyte bellek adresleyebilir. İşlemcimiz paralel çalışabilecek
DetaylıT.C. ERCİYES ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ ELEKTRONİK SİSTEMLER LABORATUVARI 1
T.C. ERCİYES ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ ELEKTRONİK SİSTEMLER LABORATUVARI 1 TEMEL LOJİK ELEMANLAR VE UYGULAMALARI DENEY SORUMLUSU Arş. Gör. Erdem ARSLAN Arş. Gör.
DetaylıGenel Tanımlama. Erkal USUK
Genel Tanımlama 16-Bit CS5525 ve 20-bit CS5526 aygıt yükselteci, PGA (programmable gain amplifier) programlanabilir kazanç yükselteci, sekiz sayısal süzgeç ve sistem/kendi kendine kalibrasyon devresi içeren
DetaylıİKİLİ SAYILAR VE ARİTMETİK İŞLEMLER
İKİLİ SAYILAR VE ARİTMETİK İŞLEMLER DENEY 3 GİRİŞ Bu deneyde kurulacak devreler ile işaretsiz ve işaretli ikili sayılar üzerinde aritmetik işlemler yapılacak; işaret, elde, borç, taşma kavramları incelenecektir.
DetaylıDENEY 3-1 Kodlayıcı Devreler
DENEY 3-1 Kodlayıcı Devreler DENEYİN AMACI 1. Kodlayıcı devrelerin çalışma prensibini anlamak. GENEL BİLGİLER Kodlayıcı, bir ya da daha fazla girişi alıp, belirli bir çıkış kodu üreten kombinasyonel bir
DetaylıUygulama 1) Sabit olarak belirlenen sayıda tekrar eden (5 kez) Visual Basic kaynak kodlarını yazınız.
Uygulama 1) Sabit olarak belirlenen sayıda tekrar eden (5 kez) Visual Basic kaynak kodlarını yazınız. Dim i As Integer For i = 1 To 5 MessageBox.Show(i) Uygulama 2) Ekranda 5 kez tekrarlanan ve tur sayısını
DetaylıBİL 264 Mantıksal Devre Tasarımı ELE 263 Sayısal Sistem Tasarımı 2014 2015 Öğretim Yılı Yaz Dönemi 2. Ara Sınav Adı Soyadı Öğrenci Numarası Bölümü
TOBB Ekonomi ve Teknoloji Üniversitesi Bilgisayar Mühendisliği Bölümü Elektrik Elektronik Mühendisliği Bölümü BİL 264 Mantıksal Devre Tasarımı ELE 263 Sayısal Sistem Tasarımı 2014 2015 Öğretim Yılı Yaz
DetaylıDENEY 4-1 Kodlayıcı Devreler
DENEY 4-1 Kodlayıcı Devreler DENEYİN AMACI 1. Kodlayıcı devrelerin çalışma prensibini anlamak. GENEL BİLGİLER Kodlayıcı, bir ya da daha fazla girişi alıp, belirli bir çıkış kodu üreten kombinasyonel bir
DetaylıSELÇUK ÜNĠVERSĠTESĠ MÜHENDĠSLĠK-MĠMARLIK FAKÜLTESĠ ELEKTRĠK-ELEKTRONĠK MÜHENDĠSLĠĞĠ BÖLÜMÜ LOJĠK DEVRE TASARIM DERS NOTLARI
SELÇUK ÜNĠVERSĠTESĠ MÜHENDĠSLĠK-MĠMARLIK FAKÜLTESĠ ELEKTRĠK-ELEKTRONĠK MÜHENDĠSLĠĞĠ BÖLÜMÜ LOJĠK DEVRE TASARIM DERS NOTLARI Konya- 2012 i KONULAR 1. Ardışıl lojik devreler, senkron ardışıl lojik devreler
DetaylıDENEY 1a- Kod Çözücü Devreler
DENEY 1a- Kod Çözücü Devreler DENEYİN AMACI 1. Kod çözücü devrelerin çalışma prensibini anlamak. GENEL BİLGİLER Kod çözücü, belirli bir ikili sayı yada kelimenin varlığını belirlemek için kullanılan lojik
DetaylıSAYISAL TASARIM. Ege Üniversitesi Ege MYO Mekatronik Programı
SAYISAL TASARIM Ege Üniversitesi Ege MYO Mekatronik Programı BÖLÜM 2 Kayar Yazaçlar 23.02.2015 Sayısal Tasarım 3 Kayar Yazacın Çalışma Şekilleri Kayar yazaç flip-flopların veri saklamak ve veri taşımak
Detaylı1. BÖLÜM. Sayılarda Temel Kavramlar. Bölme - Bölünebilme - Faktöriyel EBOB - EKOK. Kontrol Noktası 1
1. BÖLÜM Sayılarda Temel Kavramlar Bölme - Bölünebilme - Faktöriyel EBOB - EKOK Kontrol Noktası 1 Isınma Hareketleri 1 Uygun eşleştirmeleri yapınız. I. {0, 1, 2,..., 9} II. {1, 2, 3,...} III. {0, 1, 2,
DetaylıYrd.Doç.Dr. Celal Murat KANDEMİR. Kodlama (Coding) : Bir nesneler kümesinin bir dizgi (bit dizisi) kümesi ile temsil edilmesidir.
Bilgisayar Mimarisi İkilik Kodlama ve Mantık Devreleri Yrd.Doç.Dr. Celal Murat KANDEMİR ESOGÜ Eğitim Fakültesi - BÖTE twitter.com/cmkandemir Kodlama Kodlama (Coding) : Bir nesneler kümesinin bir dizgi
DetaylıBÖLÜM 9 (COUNTERS) SAYICILAR SAYISAL ELEKTRONİK. Bu bölümde aşağıdaki konular anlatılacaktır
SYISL ELETRONİ ÖLÜM 9 (OUNTERS) SYIILR u bölümde aşağıdaki konular anlatılacaktır Sayıcılarda Mod kavramı senkron sayıcılar senkron yukarı sayıcı (Up counter) senkron aşağı sayıcı (Down counter) senkron
Detaylı1. PL/SQL de kontrol yapıları
1. PL/SQL de kontrol yapıları PL/SQL de kontrol yapıları genel olarak IF, CASE LOOP, WHILE, FOR ile gerçekleştirilir. Tabi bu deyimlerinde kendi içinde alt basamakları bulunmaktadır. Şimdi sırası ile bu
DetaylıBLM 221 MANTIK DEVRELERİ
9. HAFTA BLM 221 MANTIK DEVRELERİ Prof Dr Mehmet AKBABA mehmetakbaba@karabuk.edu.tr Temel Kavramlar FLIP FLOPS S-R: Set-Reset Latch (Tutucu) Tetiklemeli D Latch (Tutucu) Kenar Tetiklemeli D Flip-Flop S-R
Detaylı3. BÖLÜM MATRİSLER 1
3. BÖLÜM MATRİSLER 1 2 11 21 1 m1 a a a v 12 22 2 m2 a a a v 1 2 n n n mn a a a v gibi n tane vektörün oluşturduğu, şeklindeki sıralanışına matris denir. 1 2 n A v v v Matris A a a a a a a a a a 11 12
DetaylıDSP DONANIMI. Pek çok DSP için temel elemanlar aşağıdaki gibidir.
DSP DONANIMI Pek çok DSP için temel elemanlar aşağıdaki gibidir. Çarpıcı yada çarpıcı- toplayıcı (MPY/MAC) Aritmetik lojik birim (ALU) Öteleyici (SHIFTER) Adres üreteci (AG) Komut yada program sıralayıcı
DetaylıANKARA ÜNİVERSİTESİ GAMA MESLEK YÜKSEKOULU
ANKARA ÜNİVERSİTESİ GAMA MESLEK YÜKSEKOULU BMT109 SAYISAL ELEKTRONİK Öğr.Gör.Uğur YEDEKÇİOğLU Boolean İfadesinden Sayısal Devrelerin Çizilmesi Örnek : D = B+AC ifadesini lojik kapıları kullanarak çiziniz.
DetaylıDENEY 6: VERİ SEÇİCİLER İLE TASARIM
DENEY 6: VERİ SEÇİCİLER İLE TASARIM 1 Amaç Mantıksal devre tasarımı ve veri seçiciler (çoklayıcı, multiplexer veya mux) ile gerçeklenmesi. Aynı giriş değerlerinden çoklu çıkış veren mantıksal devre uygulaması
DetaylıDOĞU AKDENİZ ÜNİVERSİTESİ BAHAR BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM-324 BİLGİSAYAR MİMARİSİ
DOĞU AKDENİZ ÜNİVERSİTESİ BAHAR 2012-2013 BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM-324 BİLGİSAYAR MİMARİSİ DENEY #5 16 Bitlik R Tipi İçin ALTERA MAX-PLUS-II VHDL de Tek Saat Veri Yolu Birimi 1.Giriş Bu deneyde
Detaylı5. LOJİK KAPILAR (LOGIC GATES)
5. LOJİK KPILR (LOGIC GTES) Dijital (Sayısal) devrelerin tasarımında kullanılan temel devre elemanlarına Lojik kapılar adı verilmektedir. Her lojik kapının bir çıkışı, bir veya birden fazla girişi vardır.
DetaylıBM217 SAYISAL TASARIM DERSİ LABORATUVAR DENEYLERİ
BİLECİK ŞEYH EDEBALİ ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BM217 SAYISAL TASARIM DERSİ LABORATUVAR DENEYLERİ Yrd. Doç. Dr. Emre DANDIL İÇİNDEKİLER ŞEKİLLER TABLOSU... vi MALZEME LİSTESİ... viii ENTEGRELER...
DetaylıBİL 810 İnşaat Mühendisliğinde Bilgisayar Uygulamaları
BİL 810 İnşaat Mühendisliğinde Bilgisayar Uygulamaları Excel ile grafik kullanımı (Yüzey Grafiği) Siyah-Beyaz çıktı için işaretleyici şeklinin değiştirilmesi Excel ile Çizilmiş Grafiğin Word e ile kullanılması
DetaylıALGORİTMA VE PROGRAMLAMA I
ALGORİTMA VE PROGRAMLAMA I Yrd. Doç. Dr. Deniz KILINÇ deniz.kilinc@cbu.edu.tr YZM 1101 Celal Bayar Üniversitesi Hasan Ferdi Turgutlu Teknoloji Fakültesi Genel Bakış 2 Koşul Karşılaştırma Operatörleri Mantıksal
DetaylıAşağıdaki uygulama faaliyetini yaparak asenkron yukarı sayıcıdevresini kurabileceksiniz.
Aşağıdaki uygulama faaliyetini yaparak asenkron yukarı sayıcıdevresini kurabileceksiniz. Şekil1.17: Asenkron yukarı sayıcıdevresi 7476 entegreli asenkron yukarısayıcı Devrenin sağlıklı çalışabilmesi için
DetaylıDOĞRULUK TABLOLARI (TRUTH TABLE)
LOJİK KAPILAR DOĞRULUK TABLOLARI (TRUTH TABLE) Doğruluk tabloları sayısal devrelerin tasarımında ve analizinde kullanılan en basit ve faydalı yöntemdir. Doğruluk tablosu giriş değişkenlerini alabileceği
DetaylıSEÇİM İŞLEMLERİ. Yüzde Hesaplamaları HÜCRE KOPYALAMA & TAŞIMA FORMÜL GİRİŞİ FORMULLER 3) DÖRT İŞLEM. a) Bugün: b) Şimdi: c) Topla: d) Çarpım:
SEÇİM İŞLEMLERİ Windows altında çalışan bütün programlarda bir prensip vardır. Bu da Önce seç sonra yap tır. Ne yapmak istiyorsanız ilk önce onunla ilgili veri alanlarını seçmeli daha sonra istenilen işlemi
DetaylıFPGA ile Gömülü Sistem Tasarımına Giriş Bilgisayar Bil. Müh. Selçuk BAŞAK
FPGA ile Gömülü Sistem Tasarımına Giriş Bilgisayar Bil. Müh. Selçuk BAŞAK Yıldız Teknik Üniversitesi Bilgisayar Mühendisliği Bölümü Lisans Üstü Semineri Bahar 2009 Giriş Programlanabilir Lojik - SPLD FPGA
DetaylıMantık Devreleri Laboratuarı
2013 2014 Mantık Devreleri Laboratuarı Ders Sorumlusu: Prof. Dr. Mehmet AKBABA Laboratuar Sorumlusu: Emrullah SONUÇ İÇİNDEKİLER Deney 1: 'DEĞİL', 'VE', 'VEYA', 'VE DEĞİL', 'VEYA DEĞİL' KAPILARI... 3 1.0.
DetaylıBLM 221 MANTIK DEVRELERİ
8. HAFTA BLM 221 MANTIK DEVRELERİ Prof Dr Mehmet AKBABA mehmetakbaba@karabuk.edu.tr Temel Kavramlar MULTIPLEXERS (VERİ SEÇİCİLER), ÜÇ DURUMLU BUFFERS, DECODERS (KOD ÇÖZÜCÜLER) BELLEK ELEMANLARI 2 8.2.
DetaylıNĐĞDE ÜNĐVERSĐTESĐ Elektrik Elektronik Mühendisliği Bölümü. Devre Tasarımı Ders Notları MATLAB. Arş. Gör. Salim ÇINAR. salim çınar
NĐĞDE ÜNĐVERSĐTESĐ Elektrik Elektronik Mühendisliği Bölümü Devre Tasarımı Ders Notları MATLAB Arş. Gör. Salim ÇINAR Atamalar: a=5 MATLAB ÖRNEKLERĐ a = 5 Çıkan sonucun görünmesi istenmiyorsa atamadan sonra
DetaylıAND Komutu. and hedef, kaynak
Mantıksal Komutlar Bu komutlar herhangi bir işlem sırasında mantıksal karşılaştırmalar yapmak için kullanılır. Bu komutlar icra görürken kullanılan register yada bellek bölgesinin içerisindeki değerler
DetaylıBLM1011 Bilgisayar Bilimlerine Giriş I
BLM1011 Bilgisayar Bilimlerine Giriş I by Z. Cihan TAYŞİ İçerik Sayı sistemleri Binary, Octal, Decimal, Hexadecimal Operatörler Aritmetik operatörler Mantıksal (Logic) operatörler Bitwise operatörler Yıldız
DetaylıBM202 SAYISAL ÇÖZÜMLEME
BM202 SAYISAL ÇÖZÜMLEME DOÇ.DR. CİHAN KARAKUZU DERS-2 1 Ders2-Sayısal Hesaplamalarda Gerek Duyulabilecek Matlab İşlemleri MATLAB, çok paradigmalı (bir şeyin nasıl üretileceği konusunda örnek, model) sayısal
DetaylıTEKNOLOJİ FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI
TEKNOLOJİ FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI DENEY FÖYÜ 1 EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI DENEY NO : 1 DENEYİN ADI : OSİLATÖR DEVRESİ Giriş
DetaylıDENEY 2- Sayıcılar ve Kaydırmalı Kaydediciler
DENEY 2- Sayıcılar ve Kaydırmalı Kaydediciler DENEY 2a- JK Flip-Flop Devreleri DENEYİN AMACI 1. Sayıcıların prensiplerinin ve sayıcıların JK flip-flopları ile nasıl gerçeklendiklerinin incelenmesi. GENEL
DetaylıBMT 101 Algoritma ve Programlama I 6. Hafta. Yük. Müh. Köksal Gündoğdu 1
BMT 101 Algoritma ve Programlama I 6. Hafta Yük. Müh. Köksal Gündoğdu 1 C++ Veri Tipleri Yük. Müh. Köksal Gündoğdu 2 Veri Tipleri Tam sayı ve Ondalık sayı veri tipleri Veri Tipi Alt Sınıf Üst Sınıf Duyarlı
Detaylı