Tek Vuruşluk Đşlemci. -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği

Ebat: px
Şu sayfadan göstermeyi başlat:

Download "Tek Vuruşluk Đşlemci. -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği"

Transkript

1 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Ana Modul -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; Library U ISIM; use U ISIM.vcomponents.all; entity ana_modul is port( clock end ana_modul; : in std_logic; clr_pc : in std_logic; clr_reg : in std_logic; clr_memory : in std_logic; counter : out std_logic_vector(14 downto 0 Data : out std_logic_vector(15 downto 0) architecture Behavioral of ana_modul is component kontrol_unitesi port(v,c,n,z,clk,clr : in std_logic; mb,md,rw,mw : out std_logic; da,ba,aa : out std_logic_vector(3 downto 0 fs : out std_logic_vector(4 downto 0 end component; ci : out std_logic_vector(15 downto 0 counter : out std_logic_vector(14 downto 0) 0) component veri_yolu Port(Clock,MB,MD,RW,reg_clr: in std_logic; DA,AA,BA : in std_logic_vector(3 downto 0 FS : in std_logic_vector(4 downto 0 Constant_In,Data_In : in std_logic_vector(15 downto 0 Vo,Co, o,zo : out std_logic; Adress_Out,Data_Out : out std_logic_vector(15 downto 0 Data : out std_logic_vector(15 downto end component; 1

2 Kaynak Kodları -- component bellek -- port( mw,clk,clr : in std_logic; -- data_in : in std_logic_vector(15 downto 0 -- adress_in : in std_logic_vector(5 downto 0 -- data_out : out std_logic_vector(15 downto 0) end component; signal ara : std_logic_vector(24 downto 0 signal con,add,dat_o,dat_i : std_logic_vector(15 downto 0 Modul1:veri_yolu port map( Data=>Data, reg_clr=>clr_reg, Clock=>clock, MB=>ara(12), MD=>ara(6), RW=>ara(5), DA=>ara(24 downto 21), AA=>ara(16 downto 13), BA=>ara(20 downto 17), FS=>ara(11 downto 7), Vo=>ara(3),Co=>ara(2), o=>ara(1),zo=>ara(0), Constant_In=>con, Data_In=>dat_i, Adress_Out=>add, Data_Out=>dat_o Modul2:kontrol_unitesi port map( counter=>counter, v=>ara(3), c=>ara(2), n=>ara(1), z=>ara(0), clk=>clock, clr=>clr_pc, da=>ara(24 downto 21), ba=>ara(20 downto 17), aa=>ara(16 downto 13), fs=>ara(11 downto 7), ci=>con, mb=>ara(12), md=>ara(6), rw=>ara(5), mw=>ara(4) 2

3 Tek Vuruşluk Đşlemci -- modul3:bellek -- port map( -- clr=>clr_memory, -- mw=>ara(4), -- clk=>clock, -- data_in=>dat_o, -- adress_in=>add(5 downto 0), -- data_out=>dat_i RAMB16_S18: Virtex-II/II-Pro, Spartan-3/3E 1k x Parity bits Single-Port RAM -- Xilinx HDL Language Template, version 9.2i RAMB16_S18_inst : RAMB16_S18 generic map ( I IT => X"00000", -- Value of output RAM registers at startup SRVAL => X"00000", -- Ouput value upon SSR assertion WRITE_MODE => "WRITE_FIRST", -- WRITE_FIRST, READ_FIRST or O_CHA GE -- The following I IT_xx declarations specify the intial contents of the RAM -- Address 0 to I IT_00 => X" ", I IT_01 => X" ", I IT_02 => X" ", I IT_03 => X" ", I IT_04 => X" ", I IT_05 => X" ", I IT_06 => X" ", I IT_07 => X" ", I IT_08 => X" ", I IT_09 => X" ", I IT_0A => X" ", I IT_0B => X" ", I IT_0C => X" ", I IT_0D => X" ", I IT_0E => X" ", I IT_0F => X" ", -- Address 256 to 511 I IT_10 => X" ", I IT_11 => X" ", I IT_12 => X" ", I IT_13 => X" ", I IT_14 => X" ", I IT_15 => X" ", I IT_16 => X" ", I IT_17 => X" ", I IT_18 => X" ", I IT_19 => X" ", I IT_1A => X" ", I IT_1B => X" ", 3

4 Kaynak Kodları I IT_1C => X" ", I IT_1D => X" ", I IT_1E => X" ", I IT_1F => X" ", -- Address 512 to 767 I IT_20 => X" ", I IT_21 => X" ", I IT_22 => X" ", I IT_23 => X" ", I IT_24 => X" ", I IT_25 => X" ", I IT_26 => X" ", I IT_27 => X" ", I IT_28 => X" ", I IT_29 => X" ", I IT_2A => X" ", I IT_2B => X" ", I IT_2C => X" ", I IT_2D => X" ", I IT_2E => X" ", I IT_2F => X" ", -- Address 768 to 1023 I IT_30 => X" ", I IT_31 => X" ", I IT_32 => X" ", I IT_33 => X" ", I IT_34 => X" ", I IT_35 => X" ", I IT_36 => X" ", I IT_37 => X" ", I IT_38 => X" ", I IT_39 => X" ", I IT_3A => X" ", I IT_3B => X" ", I IT_3C => X" ", I IT_3D => X" ", I IT_3E => X" ", I IT_3F => X" ", -- The next set of I ITP_xx are for the parity bits -- Address 0 to 255 I ITP_00 => X" ", I ITP_01 => X" ", -- Address 256 to 511 I ITP_02 => X" ", I ITP_03 => X" ", -- Address 512 to 767 I ITP_04 => X" ", I ITP_05 => X" ", -- Address 768 to 1023 I ITP_06 => X" ", I ITP_07 => X" ") port map ( DO => dat_i, bit Data Output 4

5 Tek Vuruşluk Đşlemci -- DOP =>, -- 2-bit parity Output ADDR => add(9 downto 0), bit Address Input CLK => clock, -- Clock DI => dat_o, bit Data Input DIP => "XX", -- 2-bit parity Input E => '1', -- RAM Enable Input SSR => clr_memory, -- Synchronous Set/Reset Input WE => ara(4) -- Write Enable Input -- End of RAMB16_S18_inst instantiation end Behavioral; 5

6 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Veri Yolu -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity veri_yolu is Port ( Clock : in std_logic; reg_clr : in std_logic; DA : in std_logic_vector(3 downto 0 AA : in std_logic_vector(3 downto 0 BA : in std_logic_vector(3 downto 0 MB : in std_logic; FS : in std_logic_vector(4 downto 0 MD : in std_logic; RW : in std_logic; Constant_In : in std_logic_vector(15 downto 0 Data_In : in std_logic_vector(15 downto 0 Adress_Out : out std_logic_vector(15 downto 0 Data_Out : out std_logic_vector(15 downto 0 Vo : out std_logic; Co : out std_logic; o : out std_logic; Zo : out std_logic; Data : out std_logic_vector(15 downto 0) end veri_yolu; architecture Behavioral of veri_yolu is -- COMPO E T fonksiyon_unitesi2 -- PORT( -- A : I std_logic_vector(15 downto 0 -- B : I std_logic_vector(15 downto 0 -- FS: I std_logic_vector(4 downto 0 -- F : OUT std_logic_vector(15 downto 0 -- V : OUT std_logic; -- C : OUT std_logic; -- : OUT std_logic; -- Z : OUT std_logic -- E D COMPO E T; COMPO E T Fonksiyon_Unitesi 6

7 Tek Vuruşluk Đşlemci PORT( A_Girisi : I std_logic_vector(15 downto 0 B_Girisi : I std_logic_vector(15 downto 0 FS : I std_logic_vector(4 downto 0 Elde_Girisi : I std_logic; Sonuc : OUT std_logic_vector(15 downto 0 V : OUT std_logic; C : OUT std_logic; : OUT std_logic; Z : OUT std_logic E D COMPO E T; -- COMPO E T yazmac_unitesi -- PORT( -- CLK,reg_clr : I std_logic; -- DA : I std_logic_vector(3 downto 0 -- AA : I std_logic_vector(3 downto 0 -- BA : I std_logic_vector(3 downto 0 -- WRITE : I std_logic; -- DATA : I std_logic_vector(15 downto 0 -- A_data : OUT std_logic_vector(15 downto 0 -- B_data : OUT std_logic_vector(15 downto 0) E D COMPO E T; COMPO E T yazmac_dosyasi PORT( clk : I std_logic; temizle : I std_logic; da : I std_logic_vector(3 downto 0 aa : I std_logic_vector(3 downto 0 ba : I std_logic_vector(3 downto 0 yaz : I std_logic; gelen_bilgi : I std_logic_vector(15 downto 0 a_bilgisi : OUT std_logic_vector(15 downto 0 b_bilgisi : OUT std_logic_vector(15 downto 0) E D COMPO E T; COMPO E T mux16_bit PORT( bir : I std_logic_vector(15 downto 0 sifir : I std_logic_vector(15 downto 0 cikis : OUT std_logic_vector(15 downto 0 secim : in std_logic E D COMPO E T; signal B_s,A_A_A,c_Do,F_s,c_d_D: std_logic_vector(15 downto 0 7

8 Kaynak Kodları -- Modul1: yazmac_unitesi -- PORT MAP -- ( -- DA => DA, -- AA => AA, -- BA => BA, -- reg_clr => reg_clr, -- CLK => Clock, -- WRITE => RW, -- DATA => c_d_d, -- A_data => A_A_A, -- B_data => B_s -- Inst_yazmac_dosyasi: yazmac_dosyasi PORT MAP( clk => Clock, temizle => reg_clr, da => DA, aa => AA, ba => BA, yaz => RW, gelen_bilgi => c_d_d, a_bilgisi => A_A_A, b_bilgisi => B_s Modul2_MUXB: mux16_bit port map ( bir=>constant_in, secim=>mb, sifir=>b_s, cikis=>c_do -- Modul3: fonksiyon_unitesi2 -- PORT MAP -- ( -- FS =>FS, -- V =>Vo, -- C =>Co, -- => o, -- Z =>Zo, -- A =>A_A_A, -- B =>c_do, -- F =>F_s -- Inst_Fonksiyon_Unitesi: Fonksiyon_Unitesi PORT MAP( A_Girisi => A_A_A, B_Girisi => c_do, 8

9 Tek Vuruşluk Đşlemci FS => FS, Elde_Girisi => '0', Sonuc => F_s, V => Vo, C => Co, => o, Z => Zo end Behavioral; Modul4_MUXD:mux16_bit port map ( secim=>md, bir=>data_in, cikis=>c_d_d, sifir=>f_s Adress_Out<=A_A_A; Data_Out<=c_Do; Data<=c_d_D; 9

10 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Yazmac Dosyası -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity yazmac_dosyasi is Port ( clk : in STD_LOGIC; temizle : in STD_LOGIC; da : in STD_LOGIC_VECTOR (3 downto 0 aa : in STD_LOGIC_VECTOR (3 downto 0 ba : in STD_LOGIC_VECTOR (3 downto 0 yaz : in STD_LOGIC; gelen_bilgi : in STD_LOGIC_VECTOR (15 downto 0 a_bilgisi : out STD_LOGIC_VECTOR (15 downto 0 b_bilgisi : out STD_LOGIC_VECTOR (15 downto 0) end yazmac_dosyasi; architecture Behavioral of yazmac_dosyasi is COMPO E T decoder4to16 PORT( giris : I std_logic_vector(3 downto 0 enable : I std_logic; cikis : OUT std_logic_vector(15 downto 0) E D COMPO E T; COMPO E T mux_16bit_4_bit_secici PORT( giris0 : I std_logic_vector(15 downto 0 giris1 : I std_logic_vector(15 downto 0 giris2 : I std_logic_vector(15 downto 0 giris3 : I std_logic_vector(15 downto 0 giris4 : I std_logic_vector(15 downto 0 giris5 : I std_logic_vector(15 downto 0 giris6 : I std_logic_vector(15 downto 0 giris7 : I std_logic_vector(15 downto 0 giris8 : I std_logic_vector(15 downto 0 giris9 : I std_logic_vector(15 downto 0 giris10 : I std_logic_vector(15 downto 0 giris11 : I std_logic_vector(15 downto 0 giris12 : I std_logic_vector(15 downto 0 giris13 : I std_logic_vector(15 downto 0 10

11 Tek Vuruşluk Đşlemci giris14 : I std_logic_vector(15 downto 0 giris15 : I std_logic_vector(15 downto 0 secici : I std_logic_vector(3 downto 0 cikis : OUT std_logic_vector(15 downto 0) E D COMPO E T; COMPO E T yazmac PORT( clk : I std_logic; giris : I std_logic_vector(15 downto 0 enable : I std_logic; clr : I std_logic; cikis : OUT std_logic_vector(15 downto 0) E D COMPO E T; type yazmac_ara_baglanti is array (0 to 15) of std_logic_vector(15 downto 0 signal yazmac_to_mux: yazmac_ara_baglanti; --signal yazmac_to_mux: std_logic_vector(15 downto 0 signal decoder_to_yazmac: std_logic_vector(15 downto 0 Inst_decoder4to16: decoder4to16 PORT MAP( giris => da, cikis => decoder_to_yazmac, enable => yaz muxa: mux_16bit_4_bit_secici PORT MAP( giris0 => yazmac_to_mux(0), giris1 => yazmac_to_mux(1), giris2 => yazmac_to_mux(2), giris3 => yazmac_to_mux(3), giris4 => yazmac_to_mux(4), giris5 => yazmac_to_mux(5), giris6 => yazmac_to_mux(6), giris7 => yazmac_to_mux(7), giris8 => yazmac_to_mux(8), giris9 => yazmac_to_mux(9), giris10 => yazmac_to_mux(10), giris11 => yazmac_to_mux(11), giris12 => yazmac_to_mux(12), giris13 => yazmac_to_mux(13), giris14 => yazmac_to_mux(14), giris15 => yazmac_to_mux(15), secici => aa, cikis => a_bilgisi 11

12 Kaynak Kodları muxb: mux_16bit_4_bit_secici PORT MAP( giris0 => yazmac_to_mux(0), giris1 => yazmac_to_mux(1), giris2 => yazmac_to_mux(2), giris3 => yazmac_to_mux(3), giris4 => yazmac_to_mux(4), giris5 => yazmac_to_mux(5), giris6 => yazmac_to_mux(6), giris7 => yazmac_to_mux(7), giris8 => yazmac_to_mux(8), giris9 => yazmac_to_mux(9), giris10 => yazmac_to_mux(10), giris11 => yazmac_to_mux(11), giris12 => yazmac_to_mux(12), giris13 => yazmac_to_mux(13), giris14 => yazmac_to_mux(14), giris15 => yazmac_to_mux(15), secici => ba, cikis => b_bilgisi Inst_yazmac0: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => '0', clr => temizle, cikis => yazmac_to_mux(0) Inst_yazmac1: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(1), clr => temizle, cikis => yazmac_to_mux(1) Inst_yazmac2: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(2), clr => temizle, cikis => yazmac_to_mux(2) Inst_yazmac3: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(3), clr => temizle, cikis => yazmac_to_mux(3) 12

13 Tek Vuruşluk Đşlemci Inst_yazmac4: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(4), clr => temizle, cikis => yazmac_to_mux(4) Inst_yazmac5: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(5), clr => temizle, cikis => yazmac_to_mux(5) Inst_yazmac6: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(6), clr => temizle, cikis => yazmac_to_mux(6) Inst_yazmac7: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(7), clr => temizle, cikis => yazmac_to_mux(7) Inst_yazmac8: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(8), clr => temizle, cikis => yazmac_to_mux(8) Inst_yazmac9: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(9), clr => temizle, cikis => yazmac_to_mux(9) Inst_yazmac10: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(10), clr => temizle, cikis => yazmac_to_mux(10) 13

14 Kaynak Kodları Inst_yazmac11: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(11), clr => temizle, cikis => yazmac_to_mux(11) Inst_yazmac12: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(12), clr => temizle, cikis => yazmac_to_mux(12) Inst_yazmac13: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(13), clr => temizle, cikis => yazmac_to_mux(13) Inst_yazmac14: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(14), clr => temizle, cikis => yazmac_to_mux(14) Inst_yazmac15: yazmac PORT MAP( clk => clk, giris => gelen_bilgi, enable => decoder_to_yazmac(15), clr => temizle, cikis => yazmac_to_mux(15) end Behavioral; 14

15 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Dekoder -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity decoder4to16 is Port ( giris : in STD_LOGIC_VECTOR (3 downto 0 cikis : out STD_LOGIC_VECTOR (15 downto 0 enable : in STD_LOGIC end decoder4to16; architecture Behavioral of decoder4to16 is cikis(0) <= '1' when enable='0' else '1' when enable='1' and giris="0000" else '0'; cikis(1) <= '1' when enable='1' and giris="0001" else '0'; cikis(2) <= '1' when enable='1' and giris="0010" else '0'; cikis(3) <= '1' when enable='1' and giris="0011" else '0'; cikis(4) <= '1' when enable='1' and giris="0100" else '0'; cikis(5) <= '1' when enable='1' and giris="0101" else '0'; cikis(6) <= '1' when enable='1' and giris="0110" else '0'; cikis(7) <= '1' when enable='1' and giris="0111" else '0'; 15

16 Kaynak Kodları cikis(8) <= '1' when enable='1' and giris="1000" else '0'; cikis(9) <= '1' when enable='1' and giris="1001" else '0'; cikis(10) <= '1' when enable='1' and giris="1010" else '0'; cikis(11) <= '1' when enable='1' and giris="1011" else '0'; cikis(12) <= '1' when enable='1' and giris="1100" else '0'; cikis(13) <= '1' when enable='1' and giris="1101" else '0'; cikis(14) <= '1' when enable='1' and giris="1110" else '0'; cikis(15) <= '1' when enable='1' and giris="1111" else '0'; end Behavioral; 16

17 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : 16 bitlik Çoklayıcı -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity mux_16bit_4_bit_secici is Port ( giris0 : in STD_LOGIC_VECTOR (15 downto 0 giris1 : in STD_LOGIC_VECTOR (15 downto 0 giris2 : in STD_LOGIC_VECTOR (15 downto 0 giris3 : in STD_LOGIC_VECTOR (15 downto 0 giris4 : in STD_LOGIC_VECTOR (15 downto 0 giris5 : in STD_LOGIC_VECTOR (15 downto 0 giris6 : in STD_LOGIC_VECTOR (15 downto 0 giris7 : in STD_LOGIC_VECTOR (15 downto 0 giris8 : in STD_LOGIC_VECTOR (15 downto 0 giris9 : in STD_LOGIC_VECTOR (15 downto 0 giris10 : in STD_LOGIC_VECTOR (15 downto 0 giris11 : in STD_LOGIC_VECTOR (15 downto 0 giris12 : in STD_LOGIC_VECTOR (15 downto 0 giris13 : in STD_LOGIC_VECTOR (15 downto 0 giris14 : in STD_LOGIC_VECTOR (15 downto 0 giris15 : in STD_LOGIC_VECTOR (15 downto 0 secici : in STD_LOGIC_VECTOR (3 downto 0 cikis : out STD_LOGIC_VECTOR (15 downto 0) end mux_16bit_4_bit_secici; architecture Behavioral of mux_16bit_4_bit_secici is cikis <= giris0 when secici="0000" else giris1 when secici="0001" else giris2 when secici="0010" else giris3 when secici="0011" else giris4 when secici="0100" else giris5 when secici="0101" else giris6 when secici="0110" else giris7 when secici="0111" else giris8 when secici="1000" else giris9 when secici="1001" else 17

18 Kaynak Kodları giris10 when secici="1010" else giris11 when secici="1011" else giris12 when secici="1100" else giris13 when secici="1101" else giris14 when secici="1110" else giris15 when secici="1111" else "XXXXXXXXXXXXXXXX"; end Behavioral; 18

19 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Yazmac -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity yazmac is Port ( clk : in STD_LOGIC; giris : in STD_LOGIC_VECTOR (15 downto 0 enable : in STD_LOGIC; clr : in STD_LOGIC; cikis : out STD_LOGIC_VECTOR (15 downto 0) end yazmac; architecture Behavioral of yazmac is process(clr,clk,giris) if clr ='1' then cikis <= " "; elsif clk'event and clk='0' then if enable='1' then cikis <= giris; end if; end if; end process; end Behavioral; 19

20 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Fonksiyon Unitesi -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity Fonksiyon_Unitesi is Port ( A_Girisi : in STD_LOGIC_VECTOR (15 downto 0 B_Girisi : in STD_LOGIC_VECTOR (15 downto 0 FS : in STD_LOGIC_VECTOR (4 downto 0 Elde_Girisi: in STD_LOGIC; Sonuc : out STD_LOGIC_VECTOR (15 downto 0 V : out STD_LOGIC; C : out STD_LOGIC; : out STD_LOGIC; Z : out STD_LOGIC end Fonksiyon_Unitesi; architecture Behavioral of Fonksiyon_Unitesi is COMPO E T ALU PORT( A_girisi : I std_logic_vector(15 downto 0 B_girisi : I std_logic_vector(15 downto 0 Secici : I std_logic_vector(2 downto 0 Elde_giris : I std_logic; Cikis : OUT std_logic_vector(15 downto 0 Tasma : OUT std_logic; Elde_cikis : OUT std_logic E D COMPO E T; COMPO E T gelistirilmis_kaydirici PORT( Kayan : I std_logic_vector(15 downto 0 Secici : I std_logic_vector(3 downto 0 Giren_Elde : I std_logic; Sonuc : OUT std_logic_vector(15 downto 0 Cikan_Elde : OUT std_logic E D COMPO E T; signal ALU_Cikis, Kay_Cikis,sonuc_ara: std_logic_vector(15 downto 0 20

21 Tek Vuruşluk Đşlemci signal C_art, C_man: std_logic; Inst_ALU: ALU PORT MAP( A_girisi => A_Girisi, B_girisi => B_Girisi, Secici => FS(3 downto 1), Elde_giris => FS(0), Cikis => ALU_Cikis, Tasma => V, Elde_cikis => C_art Inst_gelistirilmis_kaydirici: gelistirilmis_kaydirici PORT MAP( Kayan => B_Girisi, Secici => FS(3 downto 0), Giren_Elde => Elde_Girisi, Sonuc => Kay_Cikis, Cikan_Elde => C_man Sonuc_ara <= ALU_Cikis when FS(4)='0' else Kay_Cikis when FS(4)='1'; C <= C_art when FS(4)='0' else C_man when FS(4)='1'; <= sonuc_ara(15 Z <= '1' when sonuc_ara=" " else '0'; Sonuc <= sonuc_ara; end Behavioral; 21

22 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : ALU -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity ALU is Port ( A_girisi : in STD_LOGIC_VECTOR (15 downto 0 B_girisi : in STD_LOGIC_VECTOR (15 downto 0 Secici : in STD_LOGIC_VECTOR (2 downto 0 Elde_giris : in STD_LOGIC; Cikis : out STD_LOGIC_VECTOR (15 downto 0 Tasma : out STD_LOGIC; Elde_cikis : out STD_LOGIC end ALU; architecture Behavioral of ALU is COMPO E T aritmetik_unitesi PORT( A_girisi : I std_logic_vector(15 downto 0 B_girisi : I std_logic_vector(15 downto 0 Elde_Girisi : I std_logic; Secici : I std_logic_vector(1 downto 0 Sonuc : OUT std_logic_vector(15 downto 0 Elde_Cikisi : OUT std_logic; Tasma_Cikisi : OUT std_logic E D COMPO E T; COMPO E T mantik_unitesi PORT( A_girisi : I std_logic_vector(15 downto 0 B_girisi : I std_logic_vector(15 downto 0 Secici : I std_logic_vector(1 downto 0 Cikis : OUT std_logic_vector(15 downto 0) E D COMPO E T; signal Aritmetik_sonuc, Mantiksal_sonuc: std_logic_vector(15 downto 0 Inst_aritmetik_unitesi: aritmetik_unitesi PORT MAP( 22

23 Tek Vuruşluk Đşlemci A_girisi => A_girisi, B_girisi => B_girisi, Elde_Girisi => Elde_giris, Secici => Secici(1 downto 0), Sonuc => Aritmetik_sonuc, Elde_Cikisi => Elde_Cikis, Tasma_Cikisi => Tasma Inst_mantik_unitesi: mantik_unitesi PORT MAP( A_girisi => A_girisi, B_girisi => B_girisi, Secici => Secici(1 downto 0), Cikis => Mantiksal_sonuc Cikis <= Aritmetik_sonuc when Secici(2)='0' else Mantiksal_sonuc when Secici(2)='1'; end Behavioral; 23

24 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : AU -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity aritmetik_unitesi is Port ( A_girisi : in STD_LOGIC_VECTOR (15 downto 0 B_girisi : in STD_LOGIC_VECTOR (15 downto 0 Elde_Girisi : in STD_LOGIC; Secici : in STD_LOGIC_VECTOR (1 downto 0 Sonuc : out STD_LOGIC_VECTOR (15 downto 0 Elde_Cikisi : out STD_LOGIC; Tasma_Cikisi : out STD_LOGIC end aritmetik_unitesi; architecture Behavioral of aritmetik_unitesi is COMPO E T full_adder PORT( a : I std_logic; b : I std_logic; c_in : I std_logic; s : OUT std_logic; c_out : OUT std_logic E D COMPO E T; type adder_bgirisi_ara_baglanti is array (0 to 15) of std_logic; signal B_girisi_to_adder,C_girisi_to_adder: adder_bgirisi_ara_baglanti; signal c_out_ara: std_logic; process(b_girisi,secici) for i in 0 to 15 loop B_girisi_to_adder(i)<=((B_girisi(i) and Secici(0)) or ((not B_girisi(i))and Secici(1)) end loop; end process; C_girisi_to_adder(0)<=Elde_Girisi; 24

25 Tek Vuruşluk Đşlemci Inst_full_adder0: full_adder PORT MAP( a => A_girisi(0), b => B_girisi_to_adder(0), c_in => C_girisi_to_adder(0), s => Sonuc(0), c_out => C_girisi_to_adder(1) Inst_full_adder1: full_adder PORT MAP( a => A_girisi(1), b => B_girisi_to_adder(1), c_in => C_girisi_to_adder(1), s => Sonuc(1), c_out => C_girisi_to_adder(2) Inst_full_adder2: full_adder PORT MAP( a => A_girisi(2), b => B_girisi_to_adder(2), c_in => C_girisi_to_adder(2), s => Sonuc(2), c_out => C_girisi_to_adder(3) Inst_full_adder3: full_adder PORT MAP( a => A_girisi(3), b => B_girisi_to_adder(3), c_in => C_girisi_to_adder(3), s => Sonuc(3), c_out => C_girisi_to_adder(4) Inst_full_adder4: full_adder PORT MAP( a => A_girisi(4), b => B_girisi_to_adder(4), c_in => C_girisi_to_adder(4), s => Sonuc(4), c_out => C_girisi_to_adder(5) Inst_full_adder5: full_adder PORT MAP( a => A_girisi(5), b => B_girisi_to_adder(5), c_in => C_girisi_to_adder(5), s => Sonuc(5), c_out => C_girisi_to_adder(6) Inst_full_adder6: full_adder PORT MAP( a => A_girisi(6), b => B_girisi_to_adder(6), 25

26 Kaynak Kodları c_in => C_girisi_to_adder(6), s => Sonuc(6), c_out => C_girisi_to_adder(7) Inst_full_adder7: full_adder PORT MAP( a => A_girisi(7), b => B_girisi_to_adder(7), c_in => C_girisi_to_adder(7), s => Sonuc(7), c_out => C_girisi_to_adder(8) Inst_full_adder8: full_adder PORT MAP( a => A_girisi(8), b => B_girisi_to_adder(8), c_in => C_girisi_to_adder(8), s => Sonuc(8), c_out => C_girisi_to_adder(9) Inst_full_adder9: full_adder PORT MAP( a => A_girisi(9), b => B_girisi_to_adder(9), c_in => C_girisi_to_adder(9), s => Sonuc(9), c_out => C_girisi_to_adder(10) Inst_full_adder10: full_adder PORT MAP( a => A_girisi(10), b => B_girisi_to_adder(10), c_in => C_girisi_to_adder(10), s => Sonuc(10), c_out => C_girisi_to_adder(11) Inst_full_adder11: full_adder PORT MAP( a => A_girisi(11), b => B_girisi_to_adder(11), c_in => C_girisi_to_adder(11), s => Sonuc(11), c_out => C_girisi_to_adder(12) Inst_full_adder12: full_adder PORT MAP( a => A_girisi(12), b => B_girisi_to_adder(12), c_in => C_girisi_to_adder(12), s => Sonuc(12), c_out => C_girisi_to_adder(13) 26

27 Tek Vuruşluk Đşlemci Inst_full_adder13: full_adder PORT MAP( a => A_girisi(13), b => B_girisi_to_adder(13), c_in => C_girisi_to_adder(13), s => Sonuc(13), c_out => C_girisi_to_adder(14) Inst_full_adder14: full_adder PORT MAP( a => A_girisi(14), b => B_girisi_to_adder(14), c_in => C_girisi_to_adder(14), s => Sonuc(14), c_out => C_girisi_to_adder(15) Inst_full_adder15: full_adder PORT MAP( a => A_girisi(15), b => B_girisi_to_adder(15), c_in => C_girisi_to_adder(15), s => Sonuc(15), c_out => c_out_ara Elde_Cikisi <= c_out_ara; Tasma_Cikisi <= C_girisi_to_adder(15) XOR c_out_ara; end Behavioral; -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Full Adder -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity full_adder is Port ( a : in STD_LOGIC; b : in STD_LOGIC; c_in : in STD_LOGIC; s : out STD_LOGIC; 27

28 Kaynak Kodları c_out : out STD_LOGIC end full_adder; architecture Behavioral of full_adder is --signal d: std_logic_vector(1 downto 0 s <= a XOR b XOR c_in; c_out <= (a A D b) OR (a A D c_in) OR (b A D c_in end Behavioral; 28

29 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : MU -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity mantik_unitesi is Port ( A_girisi : in STD_LOGIC_VECTOR (15 downto 0 B_girisi : in STD_LOGIC_VECTOR (15 downto 0 Secici : in STD_LOGIC_VECTOR (1 downto 0 Cikis : out STD_LOGIC_VECTOR (15 downto 0) end mantik_unitesi; architecture Behavioral of mantik_unitesi is Cikis <= (A_girisi and B_girisi) when Secici="00" else (A_girisi or B_girisi) when Secici="01" else (A_girisi xor B_girisi) when Secici="10" else not A_girisi when Secici="11"; end Behavioral; 29

30 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Gelistirilmis Kaydirici -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity gelistirilmis_kaydirici is Port ( Kayan : in STD_LOGIC_VECTOR (15 downto 0 Secici : in STD_LOGIC_VECTOR (3 downto 0 Giren_Elde : in STD_LOGIC; Sonuc : out STD_LOGIC_VECTOR (15 downto 0 Cikan_Elde : out STD_LOGIC end gelistirilmis_kaydirici; architecture Behavioral of gelistirilmis_kaydirici is COMPO E T temel_kaydirici PORT( kayan : I std_logic_vector(15 downto 0 sol_seri_giris : I std_logic; sag_seri_giris : I std_logic; secici : I std_logic_vector(1 downto 0 cikis : OUT std_logic_vector(15 downto 0) E D COMPO E T; COMPO E T mux PORT( giris : I std_logic_vector(3 downto 0 secici : I std_logic_vector(1 downto 0 cikis : OUT std_logic E D COMPO E T; signal sag_giris, sol_giris: std_logic; signal to_mux1, to_mux2: std_logic_vector(3 downto 0 to_mux1 <= Giren_elde & Kayan(0) & Kayan(15) & '0'; to_mux2 <= Giren_elde & Kayan(15) & "00"; Inst_temel_kaydirici: temel_kaydirici PORT MAP( kayan => Kayan, sol_seri_giris => sol_giris, 30

31 Tek Vuruşluk Đşlemci sag_seri_giris => sag_giris, secici => secici(3 downto 2), cikis => Sonuc Inst_mux1: mux PORT MAP( giris => to_mux1, secici => secici(1 downto 0), cikis => sol_giris Inst_mux2: mux PORT MAP( giris => to_mux2, secici => secici(1 downto 0), cikis => sag_giris Cikan_elde <= Kayan(0) when secici(3 downto 2)="01" else Kayan(15) when secici(3 downto 2)="10" else '0'; end Behavioral; 31

32 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Temel Kaydirici -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity temel_kaydirici is Port ( kayan : in STD_LOGIC_VECTOR (15 downto 0 sol_seri_giris : in STD_LOGIC; sag_seri_giris : in STD_LOGIC; secici : in STD_LOGIC_VECTOR (1 downto 0 cikis : out STD_LOGIC_VECTOR (15 downto 0) end temel_kaydirici; architecture Behavioral of temel_kaydirici is COMPO E T mux PORT( giris : I std_logic_vector(3 downto 0 secici : I std_logic_vector(1 downto 0 cikis : OUT std_logic E D COMPO E T; type mux_ara_baglanti is array (0 to 15) of std_logic_vector(3 downto 0 signal dis_to_mux: mux_ara_baglanti; process(kayan,sol_seri_giris,sag_seri_giris) for i in 1 to 14 loop dis_to_mux(i)<=('0' &kayan(i-1)&kayan(i+1)& kayan(i) end loop; dis_to_mux(0) <= ('0' & sag_seri_giris & kayan(1) & kayan(0) dis_to_mux(15) <= ('0' & kayan(14) & sol_seri_giris & kayan(15) end process; Inst_mux0: mux PORT MAP( giris => dis_to_mux(0), secici => secici, cikis => cikis(0) 32

33 Tek Vuruşluk Đşlemci Inst_mux1: mux PORT MAP( giris => dis_to_mux(1), secici => secici, cikis => cikis(1) Inst_mux2: mux PORT MAP( giris => dis_to_mux(2), secici => secici, cikis => cikis(2) Inst_mux3: mux PORT MAP( giris => dis_to_mux(3), secici => secici, cikis => cikis(3) Inst_mux4: mux PORT MAP( giris => dis_to_mux(4), secici => secici, cikis => cikis(4) Inst_mux5: mux PORT MAP( giris => dis_to_mux(5), secici => secici, cikis => cikis(5) Inst_mux6: mux PORT MAP( giris => dis_to_mux(6), secici => secici, cikis => cikis(6) Inst_mux7: mux PORT MAP( giris => dis_to_mux(7), secici => secici, cikis => cikis(7) Inst_mux8: mux PORT MAP( giris => dis_to_mux(8), secici => secici, cikis => cikis(8) Inst_mux9: mux PORT MAP( giris => dis_to_mux(9), secici => secici, cikis => cikis(9) 33

34 Kaynak Kodları end Behavioral; Inst_mux10: mux PORT MAP( giris => dis_to_mux(10), secici => secici, cikis => cikis(10) Inst_mux11: mux PORT MAP( giris => dis_to_mux(11), secici => secici, cikis => cikis(11) Inst_mux12: mux PORT MAP( giris => dis_to_mux(12), secici => secici, cikis => cikis(12) Inst_mux13: mux PORT MAP( giris => dis_to_mux(13), secici => secici, cikis => cikis(13) Inst_mux14: mux PORT MAP( giris => dis_to_mux(14), secici => secici, cikis => cikis(14) Inst_mux15: mux PORT MAP( giris => dis_to_mux(15), secici => secici, cikis => cikis(15) 34

35 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Çoklayici -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity mux is Port ( giris : in STD_LOGIC_VECTOR (3 downto 0 secici : in STD_LOGIC_VECTOR (1 downto 0 cikis : out STD_LOGIC end mux; architecture Behavioral of mux is cikis <= giris(conv_integer(secici) end Behavioral; -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Kontrol Unitesi -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; Library U ISIM; use U ISIM.vcomponents.all; entity kontrol_unitesi is port( v,c,n,z,clk,clr: in std_logic; mb,md,rw,mw : out std_logic; 35

36 Kaynak Kodları da,ba,aa : out std_logic_vector(3 downto 0 fs : out std_logic_vector(4 downto 0 end kontrol_unitesi; ci : out std_logic_vector(15 downto 0 counter : out std_logic_vector(14 downto 0) architecture Behavioral of kontrol_unitesi is component genisletici port( e0,e1 : in std_logic_vector(3 downto 0 extend: out std_logic_vector(14 downto 0) end component; component zero_fill port( zin : in std_logic_vector(3 downto 0 zout : out std_logic_vector(15 downto 0) end component; 0 component dallanma_kontrolu port( v,c,n,z,pl,jb : in std_logic; bc end component; branch_out : out std_logic : in std_logic_vector(2 downto component pc port( pc_in,clr,clk : in std_logic; extend : in std_logic_vector(14 downto 0 pc_out : out std_logic_vector(14 downto 0) end component; component komut_bellegi port( adress_in : in std_logic_vector(14 downto 0 data_out : out std_logic_vector(18 downto 0) end component; component komut_cozucu port( dr,sa,sb : in std_logic_vector(3 downto 0 opcode : in std_logic_vector(6 downto 0 mb,md,rw,mw,pl,jb : out std_logic; da,aa,ba : out std_logic_vector(3 downto 0 bc : out std_logic_vector(2 downto 0 fs : out std_logic_vector(4 downto 0) 36

37 Tek Vuruşluk Đşlemci end component; signal m_d : std_logic_vector(18 downto 0 signal p_l,j_b,bc_pc : std_logic; signal b_c : std_logic_vector(2 downto 0 signal extend,pc_m : std_logic_vector(14 downto 0 signal DO_in : std_logic_vector(31 downto 0 Modul1:genisletici port map( e0=>m_d(3 downto 0), e1=>m_d(11 downto 8), extend=>extend Modul2:zero_fill port map( zin=>m_d(3 downto 0), zout=>ci Modul3:dallanma_kontrolu port map( v=>v, c=>c, n=>n, z=>z, pl=>p_l, jb=>j_b, bc=>b_c, branch_out=>bc_pc Modul4:pc port map( pc_in=>bc_pc, clk=>clk, clr=>clr, extend=>extend, pc_out=>pc_m Modul5:komut_bellegi port map( adress_in=>pc_m, data_out=>m_d 37

38 Kaynak Kodları RAMB16_S36: Virtex-II/II-Pro, Spartan-3/3E 512 x Parity bits Single-Port RAM Xilinx HDL Language Template, version 9.2i RAMB16_S36_inst : RAMB16_S36 -- generic map ( -- I IT => X" ", -- Value of output RAM registers at startup -- SRVAL => X" ", -- Ouput value upon SSR assertion -- WRITE_MODE => "WRITE_FIRST", -- WRITE_FIRST, READ_FIRST or O_CHA GE The following I IT_xx declarations specify the initial contents of the RAM Address 0 to I IT_00 => X" F ", I IT_01 => X" C41F0000C61A0000E A61F0000A A12", I IT_02 => X" ", I IT_04 => X" ", I IT_03 => X" ", I IT_05 => X" ", -- I IT_06 => X" ", -- I IT_07 => X" ", -- I IT_08 => X" ", -- I IT_09 => X" ", -- I IT_0A => X" ", -- I IT_0B => X" ", -- I IT_0C => X" ", -- I IT_0D => X" ", -- I IT_0E => X" ", -- I IT_0F => X" ", Address 128 to I IT_10 => X" ", -- I IT_11 => X" ", -- I IT_12 => X" ", -- I IT_13 => X" ", -- I IT_14 => X" ", -- I IT_15 => X" ", -- I IT_16 => X" ", -- I IT_17 => X" ", -- I IT_18 => X" ", -- I IT_19 => X" ", -- I IT_1A => X" ", -- I IT_1B => X" ", -- I IT_1C => X" ", -- I IT_1D => X" ", -- I IT_1E => X" ", -- I IT_1F => X" ", Address 256 to I IT_20 => X" ", -- I IT_21 => X" ", -- I IT_22 => X" ", -- I IT_23 => X" ", -- I IT_24 => X" ", -- I IT_25 => X" ", 38

39 Tek Vuruşluk Đşlemci -- I IT_26 => X" ", -- I IT_27 => X" ", -- I IT_28 => X" ", -- I IT_29 => X" ", -- I IT_2A => X" ", -- I IT_2B => X" ", -- I IT_2C => X" ", -- I IT_2D => X" ", -- I IT_2E => X" ", -- I IT_2F => X" ", Address 384 to I IT_30 => X" ", -- I IT_31 => X" ", -- I IT_32 => X" ", -- I IT_33 => X" ", -- I IT_34 => X" ", -- I IT_35 => X" ", -- I IT_36 => X" ", -- I IT_37 => X" ", -- I IT_38 => X" ", -- I IT_39 => X" ", -- I IT_3A => X" ", -- I IT_3B => X" ", -- I IT_3C => X" ", -- I IT_3D => X" ", -- I IT_3E => X" ", -- I IT_3F => X" ", The next set of I ITP_xx are for the parity bits Address 0 to I ITP_00 => X" ", -- I ITP_01 => X" ", Address 128 to I ITP_02 => X" ", -- I ITP_03 => X" ", Address 256 to I ITP_04 => X" ", -- I ITP_05 => X" ", Address 384 to I ITP_06 => X" ", -- I ITP_07 => X" ") -- port map ( -- DO => DO_in, bit Data Output ---- DOP => DOP, -- 4-bit parity Output -- ADDR => pc_m(8 downto 0), -- 9-bit Address Input -- CLK => clk, -- Clock -- DI => "XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX", bit Data Input -- DIP => "XXXX", -- 4-bit parity Input -- E => '1', -- RAM Enable Input -- SSR => clr, -- Synchronous Set/Reset Input -- WE => '0' -- Write Enable Input

40 Kaynak Kodları End of RAMB16_S36_inst instantiation -- --m_d <= DO_in(18 DOW TO 0 end Behavioral; Modul6:komut_cozucu port map( dr=>m_d(11 downto 8), sa=>m_d(7 downto 4), sb=>m_d(3 downto 0), opcode=>m_d(18 downto 12), mb=>mb, md=>md, rw=>rw, mw=>mw, pl=>p_l, jb=>j_b, da=>da, aa=>aa, ba=>ba, bc=>b_c, fs=>fs counter<=pc_m; 40

41 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Genisletici -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity genisletici is port( e0,e1 : in std_logic_vector(3 downto 0 extend: out std_logic_vector(14 downto 0) end genisletici; architecture Behavioral of genisletici is extend<= end Behavioral; " " & e1 & e0 when e1(3)='0' else " " & e1 & e0; 41

42 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Zero fill -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity zero_fill is port( zin : in std_logic_vector(3 downto 0 zout : out std_logic_vector(15 downto 0) end zero_fill; architecture Behavioral of zero_fill is end Behavioral; zout<=" " & zin; 42

43 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Dallanma kontrolu -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity dallanma_kontrolu is port( v,c,n,z,pl,jb : in std_logic; bc : in std_logic_vector(2 downto 0 branch_out : out std_logic end dallanma_kontrolu; architecture Behavioral of dallanma_kontrolu is signal sec: std_logic; end Behavioral; with bc select sec <= c when "000", n when "001", v when "010", z when "011", (not c) when "100", (not n) when "101", (not v) when "110", (not z) when "111", '0' when others; branch_out <= pl and (sec or jb 43

44 Kaynak Kodları -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Program sayici -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity pc is port( pc_in,clk,clr: in std_logic; extend: in std_logic_vector(14 downto 0 pc_out: out std_logic_vector(14 downto 0) end pc; architecture Behavioral of pc is signal q: std_logic_vector(14 downto 0 end Behavioral; process(clr,clk,pc_in,extend,q) if(clr='1')then q<=" "; else if rising_edge(clk)then if(pc_in='1')then q<=q + extend; else q<=q + 1; end if; end if; pc_out<=q; end process; end if; 44

45 Tek Vuruşluk Đşlemci -- Company : Ege Universitesi, Elektrik-Elektronik Mühendisliği Bolumu -- Engineer : MOME TUM Proje Grubu -- Project ame : Tek Vurusluk Islemci -- Module ame : Komut bellegi -- Additional Comments : -- library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_U SIG ED.ALL; entity komut_bellegi is port( adress_in: in std_logic_vector(14 downto 0 data_out: out std_logic_vector(18 downto 0) end komut_bellegi; architecture Behavioral of komut_bellegi is with adress_in select data_out<= ---- " " when " ", " " when " ", " " when " ", --1Movi Move data (immediate)- " " when " ", --2Movi Move data (immediate) " " when " ", --3Add Addition " " when " ", --4Addi Addition (immediate) " " when " ", --5Subi Subtraction (immediate) " " when " ", --6Sub Subtraction " " when " ", --7Andi A D (immediate) " " when " ", --8And A D " " when " ", --9Or OR " " when " ", Ori OR (immediate) 45

46 Kaynak Kodları " " when " ", ot OT " " when " ", Xor XOR " " when " ", Xori XOR (immediate) " " when " ", Beq Branch if equal to 0 " " when " ", Beq Branch if equal to 0 " " when " ", Bne Branch if not equal to 0 " " when " ", Bne Branch if not equal to 0 " " when " ", Ba Branch always " " when " ", Sll Logical shift left " " when " ", Srl Logical shift right " " when " ", Sw Store word " " when " ", Lw Load word " " when " ", Mov Move data between registers " " when " ", op o operation " " when " ", Hlt Halt " " when " ", " " when others; end Behavioral; 46

K uark projesi. Temel Özellikler :

K uark projesi. Temel Özellikler : K uark projesi Temel Özellikler : Kuark işlemcisi 16 bit kelime uzunluğuna sahip bir işlemcidir. Veri ve komut belleği aynıdır ve en fazla 4 Gigabyte bellek adresleyebilir. İşlemcimiz paralel çalışabilecek

Detaylı

T.C. RC SERVO MOTOR KONTROLÜ

T.C. RC SERVO MOTOR KONTROLÜ T.C. BİLECİK ŞEYH EDEBALİ ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ RC SERVO MOTOR KONTROLÜ İBRAHİM ALİ METİN BİLECİK 30 Mart 2015 T.C. BİLECİK ŞEYH EDEBALİ ÜNİVERSİTESİ MÜHENDİSLİK

Detaylı

VHDL. Ece Olcay Güneş & S. Berna Örs

VHDL. Ece Olcay Güneş & S. Berna Örs VHDL Ece Olcay Güneş & S. Berna Örs Giriş VHDL VHSIC Hardware Description Language in kısaltmasıdır. VHSIC Very High Speed Integrated Circuit in kısaltmasıdır. VHDL dışında da pekçok donanım tasarlama

Detaylı

KASIRGA -4 Buyruk Tasarımı Belgesi. 30.04.2008 Ankara

KASIRGA -4 Buyruk Tasarımı Belgesi. 30.04.2008 Ankara KASIRGA -4 Buyruk Tasarımı Belgesi 30.04.2008 Ankara 1 İŞLEMLER 00000000 SYSCALL 00000001 HLT 00000010 DEBUG 00000011 CONTINUE S-TİPİ 00000100 NOP 00000101 IN 00000110 OUT 00000111 BRET 00001000 ADD 00001001

Detaylı

FPGA ile Gömülü Sistem Tasarımına Giriş

FPGA ile Gömülü Sistem Tasarımına Giriş FPGA ile Gömülü Sistem Tasarımına Giriş Bilg. Yük. Müh. Selçuk BAŞAK SelSistem Bilgi ve İletişim Teknolojileri www.selsistem.com.tr Giriş Gömülü Sistemler Programlanabilir Lojik - SPLD FPGA & CPLD Donanım

Detaylı

Verilog HDL e Giriş Bilg. Yük. Müh. Selçuk BAŞAK

Verilog HDL e Giriş Bilg. Yük. Müh. Selçuk BAŞAK Verilog HDL e Giriş Bilg. Yük. Müh. Selçuk BAŞAK SelSistem Bilgi ve İletişim Teknolojileri www.selsistem.com.tr Donanım Tanımlama Dilleri - HDL İlk olarak 1977 yılında, ISP(Instruction Set Processor) -

Detaylı

HAZIRLAYA MOME TUM PROJE GRUBU

HAZIRLAYA MOME TUM PROJE GRUBU HAZIRLAYA MOME TUM PROJE GRUBU TTeekk VVuur ruuşşl lluukk Đşşl Đ lleemcci ii TEK VURUŞLUK ĐŞLEMCĐ 1. Öz Bu çalışmada, temel olarak en basit tek vuruşluk işlemci(single cycle computer) tasarlanmıştır. Tasarım

Detaylı

EK A VHDL DONANIM TANIMLAMA DİLİ

EK A VHDL DONANIM TANIMLAMA DİLİ EK A VHDL DONANIM TANIMLAMA DİLİ Elektronik sistemlerin karmaşıklığının artması tasarım yöntemlerinin de gelişmesini gerektirmiştir. Bu sebeple, geleneksel "kağıt ve kalem kullanarak tasarımı yap" ve "devreyi

Detaylı

BİL 361 BİLGİSAYAR MİMARİSİ VE ORGANİZASYONU Güz Dönemi ÖDEV 1

BİL 361 BİLGİSAYAR MİMARİSİ VE ORGANİZASYONU Güz Dönemi ÖDEV 1 BİL 361 BİLGİSAYAR MİMARİSİ VE ORGANİZASYONU 2015-2016 Güz Dönemi ÖDEV 1 Son Teslim Tarihi/Saati : 07.10.2015/18:00 Teslim Yeri : Teknoloji Merkezi, 217 Uyarı: Bu ödevdeki soruları öğrenciler kişisel çabalarıyla

Detaylı

CPU TURKEY CPU-KULIS MİKROİŞLEMCİSİ ÇALIŞMA RAPORU

CPU TURKEY CPU-KULIS MİKROİŞLEMCİSİ ÇALIŞMA RAPORU CPU TURKEY CPU-KULIS MİKROİŞLEMCİSİ ÇALIŞMA RAPORU Proje Danışmanı: Proje Yetkilisi: Proje Ekibi: Prof. Dr. Sarp ERTÜRK, Kocaeli Üniversitesi, Elektronik ve Haberleşme Mühendisliği Bölümü Arş. Gör. Anıl

Detaylı

FPGA ile Gömülü Sistem Tasarımına Giriş Bilgisayar Bil. Müh. Selçuk BAŞAK

FPGA ile Gömülü Sistem Tasarımına Giriş Bilgisayar Bil. Müh. Selçuk BAŞAK FPGA ile Gömülü Sistem Tasarımına Giriş Bilgisayar Bil. Müh. Selçuk BAŞAK Yıldız Teknik Üniversitesi Bilgisayar Mühendisliği Bölümü Lisans Üstü Semineri Bahar 2009 Giriş Programlanabilir Lojik - SPLD FPGA

Detaylı

BM-311 Bilgisayar Mimarisi

BM-311 Bilgisayar Mimarisi 1 BM-311 Bilgisayar Mimarisi Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü Konular Operand türleri Assembly dili 2 İşlemcinin yapacağı iş makine komutlarıyla belirlenir. İşlemcinin

Detaylı

Onluk duzende toplama. Lecture 4. Addition and Subtraction. Onluk tabanda toplama

Onluk duzende toplama. Lecture 4. Addition and Subtraction. Onluk tabanda toplama Lecture 4 Oku H&P sections 4.3-4.5 ddition and Subtraction CPU daki circuit (devrelerle) gerceklestirilir Bu is icin devreler nasil dizayn edilir? Bilgisayar Mimarisi 4.1 Bilgisayar Mimarisi 4.2 Onluk

Detaylı

FPGA Kullanarak 16 Bitlik Mikroişlemci Tasarımı Designing of a 16 bit Microprocessor by Using FPGA

FPGA Kullanarak 16 Bitlik Mikroişlemci Tasarımı Designing of a 16 bit Microprocessor by Using FPGA FPGA Kullanarak 16 Bitlik Mikroişlemci Tasarımı Designing of a 16 bit Microprocessor by Using FPGA Emre ÖZTÜRK, Herman SEDEF Elektronik ve Haberleşme Mühendisliği Yıldız Teknik Üniversitesi emre.ytu@gmail.com

Detaylı

Logical signals. Active high or asserted logic. Logic threshold, yaklasik 1.4 volts. Read H&P sections B.3, B.4, B.5 Read H&P sections 5.1 and 5.

Logical signals. Active high or asserted logic. Logic threshold, yaklasik 1.4 volts. Read H&P sections B.3, B.4, B.5 Read H&P sections 5.1 and 5. Logical signals Read H&P sections B3, B4, B5 Read H&P sections 5 and 52 5 Voltage Logic threshold, yaklasik 4 volts Time (nsec) 2/6/24 Bilgisayar imarisi 2 2/6/24 Bilgisayar imarisi 22 Active high or asserted

Detaylı

BM-311 Bilgisayar Mimarisi. Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü

BM-311 Bilgisayar Mimarisi. Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü BM-311 Bilgisayar Mimarisi Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü Konular Bilgisayar Bileşenleri Bilgisayarın Fonksiyonu Instruction Cycle Kesmeler (Interrupt lar) Bus

Detaylı

Lecture 7. Assembler language nedir? Language in 3 seviyesi. Language 3 seviyesi. Nicin onu ogreniriz?

Lecture 7. Assembler language nedir? Language in 3 seviyesi. Language 3 seviyesi. Nicin onu ogreniriz? Lecture 7 Assembler language nedir? Nicin onu ogreniriz? oku sections 3.1-3.4 oku H&P sections A.1 ve A.9 11/25/2004 Bilgisayar Mimarisi 7.1 11/25/2004 Bilgisayar Mimarisi 7.2 Language 3 seviyesi High

Detaylı

Mikroişlemci ve Yapısı. Mikroişlemciler ve Mikrobilgisayarlar

Mikroişlemci ve Yapısı. Mikroişlemciler ve Mikrobilgisayarlar Mikroişlemci ve Yapısı 1 Katmanlı Sistem Yapısı (Machine Levels) Bu kısmın altındaki katmanlara programcı ve kullanıcının erişmesi söz konusu değildir. 2 Assembler Kaynak Kod Assembler Linker ADD D0,D1

Detaylı

Mikroçita. Mikroçita Rapor 2:

Mikroçita. Mikroçita Rapor 2: Mikroçita Rapor 2: İşlemci projemizle ilgili olarak hazırlamış olduğumuz bu ikinci raporda öncelikli olarak vhdl kullanarak tasarladığımız işlemcimizin genel çalışmasını ilk rapora göre daha ayrıntılı

Detaylı

Von Neumann Mimarisi. Mikroişlemciler ve Mikrobilgisayarlar 1

Von Neumann Mimarisi. Mikroişlemciler ve Mikrobilgisayarlar 1 Von Neumann Mimarisi Mikroişlemciler ve Mikrobilgisayarlar 1 Sayısal Bilgisayarın Tarihsel Gelişim Süreci Babage in analitik makinası (1833) Vakumlu lambanın bulunuşu (1910) İlk elektronik sayısal bilgisayar

Detaylı

Ozet. Review pointers (in C) Memory Addressing

Ozet. Review pointers (in C) Memory Addressing Ozet Oku H&P Sections 31 thru 34 (read again) Section A10 Hardware-Software interface Processor nasil calisir Hardware ve software arasinda tradeoffs Show how processor works 11/26/2004 Bilgisayar Mimarisi

Detaylı

BM 375 Bilgisayar Organizasyonu Dersi Vize Sınavı Cevapları 10 Nisan 2009

BM 375 Bilgisayar Organizasyonu Dersi Vize Sınavı Cevapları 10 Nisan 2009 1-) Instruction Cycle State Diagram ı çizip herbir state için gerçekleştirilen işlemleri detaylı bir şekilde açıklayınız. Instruction state cycle da üstteki kısımlar CPU dışında alttaki kısımlar CPU içinde

Detaylı

7.Yazmaçlar (Registers), Sayıcılar (Counters)

7.Yazmaçlar (Registers), Sayıcılar (Counters) 7.Yazmaçlar (Registers), Sayıcılar (Counters) 7..Yazmaçlar Paralel Yüklemeli Yazmaçlar Ötelemeli Yazmaçlar 7.2.Sayıcılar Đkili Asenkron Sayıcılar (Binary Ripple Counter) Đkili Kodlanmış Onlu Asenkron Sayıcı

Detaylı

SELÇUK ÜNĠVERSĠTESĠ MÜHENDĠSLĠK-MĠMARLIK FAKÜLTESĠ ELEKTRĠK-ELEKTRONĠK MÜHENDĠSLĠĞĠ BÖLÜMÜ LOJĠK DEVRE TASARIM DERS NOTLARI

SELÇUK ÜNĠVERSĠTESĠ MÜHENDĠSLĠK-MĠMARLIK FAKÜLTESĠ ELEKTRĠK-ELEKTRONĠK MÜHENDĠSLĠĞĠ BÖLÜMÜ LOJĠK DEVRE TASARIM DERS NOTLARI SELÇUK ÜNĠVERSĠTESĠ MÜHENDĠSLĠK-MĠMARLIK FAKÜLTESĠ ELEKTRĠK-ELEKTRONĠK MÜHENDĠSLĠĞĠ BÖLÜMÜ LOJĠK DEVRE TASARIM DERS NOTLARI Konya- 2012 i KONULAR 1. Ardışıl lojik devreler, senkron ardışıl lojik devreler

Detaylı

SelCPU. Version 1.02. Temmuz 2008. Proje Ekibi. Selçuk BAŞAK Bilgisayar Bilimleri Mühendisi (YTÜ 1998) selcuk@selsistem.com

SelCPU. Version 1.02. Temmuz 2008. Proje Ekibi. Selçuk BAŞAK Bilgisayar Bilimleri Mühendisi (YTÜ 1998) selcuk@selsistem.com SelCPU Version 1.02 Temmuz 2008 Proje Ekibi Selçuk BAŞAK Bilgisayar Bilimleri Mühendisi (YTÜ 1998) selcuk@selsistem.com SelSistem Bilgi ve İletişim Teknolojileri www.selsistem.com Önsöz SelCPU, Cpu-Turkey

Detaylı

Genel Tanımlama. Erkal USUK

Genel Tanımlama. Erkal USUK Genel Tanımlama 16-Bit CS5525 ve 20-bit CS5526 aygıt yükselteci, PGA (programmable gain amplifier) programlanabilir kazanç yükselteci, sekiz sayısal süzgeç ve sistem/kendi kendine kalibrasyon devresi içeren

Detaylı

Mikrobilgisayar Mimarisi ve Programlama

Mikrobilgisayar Mimarisi ve Programlama Mikrobilgisayar Mimarisi ve Programlama 2. Hafta Bellek Birimleri ve Programlamaya Giriş Doç. Dr. Akif KUTLU Ders web sitesi: http://www.8051turk.com/ http://microlab.sdu.edu.tr Bellekler Bellekler 0 veya

Detaylı

XILINX PROGRAMI İLE PROJE HAZIRLANMASI İÇİNDEKİLER

XILINX PROGRAMI İLE PROJE HAZIRLANMASI İÇİNDEKİLER XILINX PROGRAMI İLE PROJE HAZIRLANMASI İÇİNDEKİLER PROJE OLUŞTURMA ŞEMATİK DOSYASI OLUŞTURULMASI VERILOG DOSYASI OLUŞTURULMASI TEST DOSYASI OLUŞTURULMASI XILINX ISE SIMULATOR İLE BENZETİM YAPILMASI PİN

Detaylı

03.03.2014 VERILOG. Modüller

03.03.2014 VERILOG. Modüller VERILOG Modüller Devre bileşenleri module içinde tasarlanır. Modüller hem yapısal hem de davranışsal ifadeleri içerebilir. Yapısal ifadeler lojik kapılar, sayaçlar ve mikroişlemciler gibi devre bileşenlerini

Detaylı

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUARI MİKROİŞLEMCİLİ A/D DÖNÜŞTÜRÜCÜ

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUARI MİKROİŞLEMCİLİ A/D DÖNÜŞTÜRÜCÜ İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUARI MİKROİŞLEMCİLİ A/D DÖNÜŞTÜRÜCÜ 1. Giriş Analog işaretler analog donanım kullanılarak işlenebilir. Ama analog

Detaylı

MTM 305 MİKROİŞLEMCİLER

MTM 305 MİKROİŞLEMCİLER KARABÜK ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ MTM 305 MİKROİŞLEMCİLER Arş. Gör. Emel SOYLU Arş. Gör. Kadriye ÖZ Basit Giriş/Çıkış Teknikleri IN ve OUT komutları X86 komut kümesi

Detaylı

BM-311 Bilgisayar Mimarisi

BM-311 Bilgisayar Mimarisi 1 BM-311 Bilgisayar Mimarisi Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü Konular Processor organization Register organization Instruction cycle 2 Processor organization İşlemci

Detaylı

BM-311 Bilgisayar Mimarisi

BM-311 Bilgisayar Mimarisi 1 BM-311 Bilgisayar Mimarisi Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü Konular Giriş Mikro işlemler Fetch cycle Indirect cycle Interrupt cycle Execute cycle Instruction

Detaylı

MİKROBİLGİSAYAR SİSTEMLERİ. Teknik Bilimler Meslek Yüksekokulu

MİKROBİLGİSAYAR SİSTEMLERİ. Teknik Bilimler Meslek Yüksekokulu MİKROBİLGİSAYAR SİSTEMLERİ Teknik Bilimler Meslek Yüksekokulu Dersin Amacı Mikroişlemciler Mikrodenetleyiciler PIC Mikrodenetleyiciler Micro BASIC Programlama Kullanılacak Programlar MSDOS DEBUG PROTEUS

Detaylı

Programlanabilir Devreler

Programlanabilir Devreler Programlanabilir Devreler Testbench & Simülasyon İçerik Tasarlamış olduğumuz sayısal sistemlerin fonksiyonel olarak istenildiği gibi gerçekleştirdiğini doğrulamak gerekir. Verilog ve VHDL gibi donanım

Detaylı

DOĞU AKDENİZ ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM223 SAYISAL MANTIK TASARIMI : QUARTUS II TASARIM ORTAMI: TEMEL VHDL KULLANIMI

DOĞU AKDENİZ ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM223 SAYISAL MANTIK TASARIMI : QUARTUS II TASARIM ORTAMI: TEMEL VHDL KULLANIMI DOĞU AKDENİZ ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ BLGM223 SAYISAL MANTIK TASARIMI DENEY V : QUARTUS II TASARIM ORTAMI: TEMEL VHDL KULLANIMI AMAÇLAR: ALTERA tarafından geliştirilen son teknoloji

Detaylı

MC6800. Veri yolu D3 A11. Adres yolu A7 A6 NMI HALT DBE +5V 1 2. adres onaltılık onluk 0000 0. 8 bit 07FF 2047 0800 2048. kullanıcının program alanı

MC6800. Veri yolu D3 A11. Adres yolu A7 A6 NMI HALT DBE +5V 1 2. adres onaltılık onluk 0000 0. 8 bit 07FF 2047 0800 2048. kullanıcının program alanı GİRİŞ Günümüzde kullanılan bilgisayarların özelliklerinden bahsedilirken duyduğumuz 80386, 80486 Pentium-III birer mikroişlemcidir. Mikroişlemciler bilgisayar programlarının yapmak istediği tüm işlerin

Detaylı

BİLGİSAYAR MİMARİSİ. Bilgisayar Bileşenleri Ve Programların Yürütülmesi. Özer Çelik Matematik-Bilgisayar Bölümü

BİLGİSAYAR MİMARİSİ. Bilgisayar Bileşenleri Ve Programların Yürütülmesi. Özer Çelik Matematik-Bilgisayar Bölümü BİLGİSAYAR MİMARİSİ Bilgisayar Bileşenleri Ve Programların Yürütülmesi Özer Çelik Matematik-Bilgisayar Bölümü Program Kavramı Bilgisayardan istenilen işlerin gerçekleştirilebilmesi için gereken işlem dizisi

Detaylı

KASIRGA PROJESİ 2. GELİŞME RAPORU

KASIRGA PROJESİ 2. GELİŞME RAPORU KASIRGA PROJESİ 2. GELİŞME RAPORU 29.04.2008 Ankara İçindekiler 1.GİRİŞ... 4 2. KASIRGA İŞLEMCİSİ... 5 2.1 Kasırga Buyruk Tasarımı... 5 2.2 Kasırga 1... 7 2.2.1 Kasırga 1 Sanal Tasarım... 10 2.2.2 Kasırga

Detaylı

8086 nın Bacak Bağlantısı ve İşlevleri. 8086, 16-bit veri yoluna (data bus) 8088 ise 8- bit veri yoluna sahip16-bit mikroişlemcilerdir.

8086 nın Bacak Bağlantısı ve İşlevleri. 8086, 16-bit veri yoluna (data bus) 8088 ise 8- bit veri yoluna sahip16-bit mikroişlemcilerdir. Bölüm 9: 8086 nın Bacak Bağlantısı ve İşlevleri 8086 & 8088 her iki işlemci 40-pin dual in-line (DIP) paketinde üretilmişlerdir. 8086, 16-bit veri yoluna (data bus) 8088 ise 8- bit veri yoluna sahip16-bit

Detaylı

LCD (Liquid Crystal Display )

LCD (Liquid Crystal Display ) LCD (Liquid Crystal Display ) Hafif olmaları,az yer kaplamaları gibi avantajları yüzünden günlük hayatta birçok cihazda tercih edilen Standart LCD paneller +5 V ile çalışır ve genellikle 14 konnektor lü

Detaylı

BBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Hacettepe Üniversitesi Bilgisayar Müh. Bölümü

BBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Hacettepe Üniversitesi Bilgisayar Müh. Bölümü BBM 231 Yazmaçların Aktarımı Seviyesinde Tasarım! Hacettepe Üniversitesi Bilgisayar Müh. Bölümü Bu derste! Büyük, karmaşık sayısal sistemlerin tasarımı ele alınacaktır. ASM ve ASMD çizgeleri Tasarım Örnekleri

Detaylı

27.10.2011 HAFTA 1 KALICI OLMAYAN HAFIZA RAM SRAM DRAM DDRAM KALICI HAFIZA ROM PROM EPROM EEPROM FLASH HARDDISK

27.10.2011 HAFTA 1 KALICI OLMAYAN HAFIZA RAM SRAM DRAM DDRAM KALICI HAFIZA ROM PROM EPROM EEPROM FLASH HARDDISK Mikroişlemci HAFTA 1 HAFIZA BİRİMLERİ Program Kodları ve verinin saklandığı bölüm Kalıcı Hafıza ROM PROM EPROM EEPROM FLASH UÇUCU SRAM DRAM DRRAM... ALU Saklayıcılar Kod Çözücüler... GİRİŞ/ÇIKIŞ G/Ç I/O

Detaylı

1. PL/SQL de kontrol yapıları

1. PL/SQL de kontrol yapıları 1. PL/SQL de kontrol yapıları PL/SQL de kontrol yapıları genel olarak IF, CASE LOOP, WHILE, FOR ile gerçekleştirilir. Tabi bu deyimlerinde kendi içinde alt basamakları bulunmaktadır. Şimdi sırası ile bu

Detaylı

MTM 305 MİKROİŞLEMCİLER

MTM 305 MİKROİŞLEMCİLER KARABÜK ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ MTM 305 MİKROİŞLEMCİLER Arş. Gör. Emel SOYLU Arş. Gör. Kadriye ÖZ Alt Programlar (Procedure) Büyük programları tek bir kod bloğu

Detaylı

Arithmetic ve Logical Operations

Arithmetic ve Logical Operations Arithmetic ve Logical Operations ALU (Arithmetic Logical Unit): CPU nun Aritmetik ve logic islemlerinin yapildigi kismina denir. Temel iki operation Addition ( Toplama ) Negation ( NOT islemi) Islemler

Detaylı

Multiplication/division

Multiplication/division Multiplication/division Oku H&P sections 4.6-4.8 Bir kac integer multiplication algorithm Bir integer division algorithms Floating point math 10/22/2004 Bilgisayar Mimarisi 6.1 10/22/2004 Bilgisayar Mimarisi

Detaylı

EEM122SAYISAL MANTIK SAYICILAR. Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol

EEM122SAYISAL MANTIK SAYICILAR. Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol EEM122SAYISAL MANTIK BÖLÜM 6: KAYDEDİCİLER VE SAYICILAR Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol KAYDEDİCİLER VE SAYICILAR Flip-flopkullanan devreler fonksiyonlarına göre iki guruba

Detaylı

Saklayıcı (veya Yazmaç) (Register)

Saklayıcı (veya Yazmaç) (Register) Saklayıcı (veya Yazmaç) (Register) Genel bir ardışıl devre: Saklayıcılar Ardışıl devre analiz ve sentezi için iyi bir örnektir. Ayrıca daha büyük çaplı ardışıl devrelerin tasarımında kullanılabilirler.

Detaylı

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI KESMELİ GİRİŞ/ÇIKIŞ

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI KESMELİ GİRİŞ/ÇIKIŞ İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI KESMELİ GİRİŞ/ÇIKIŞ 8259 PIC (Programmable Interrupt Controller) ve 8086 CPU tümleşik devrelerin sinyal akışı

Detaylı

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI OLAYLARI ZAMANLAMA

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI OLAYLARI ZAMANLAMA İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI OLAYLARI ZAMANLAMA İnsanların işlerini bir takvime ve zamana bağlı olarak yürütmesine benzer şekilde, bilgisayarlar

Detaylı

7. BELLEK BİRİMİ. Şekil 7-1 Bellek Birimlerinin Bilgisayar Sistemindeki Yeri

7. BELLEK BİRİMİ. Şekil 7-1 Bellek Birimlerinin Bilgisayar Sistemindeki Yeri 7. BELLEK BİRİMİ Şekil 7-1 Bellek Birimlerinin Bilgisayar Sistemindeki Yeri 7.1. Bellekler İçin Kullanılan Terimler Bellek birimlerinin çalışmasının anlaşılması ve iyi bir şekilde kullanılması için bu

Detaylı

FPGA İLE UYGULAMA ÖRNEKLERİ

FPGA İLE UYGULAMA ÖRNEKLERİ FPGA ile Display Kontrol ve (0-9999) Sayıcı Uygulaması 1 FPGA ile (Sahada Programlanabilir Mantık Dizeleri) gerçekleştirilen bu örnek uygulamamızda deneme kartımız üzerinde bulunan 8 adet (4x2 display

Detaylı

Quiz:8086 Mikroişlemcisi Mimarisi ve Emirleri

Quiz:8086 Mikroişlemcisi Mimarisi ve Emirleri Öğrenci No Ad-Soyad Puan Quiz:8086 Mikroişlemcisi Mimarisi ve Emirleri S1) 8086 mikroişlemcisi bitlik adres yoluna ve.. bitlik veri yoluna sahip bir işlemcidir. S2) 8086 Mikroişlemci mimarisinde paralel

Detaylı

6. Fiziksel gerçeklemede elde edilen sonuç fonksiyonlara ilişkin lojik devre şeması çizilir.

6. Fiziksel gerçeklemede elde edilen sonuç fonksiyonlara ilişkin lojik devre şeması çizilir. 5. KOMBİNEZONSAL LOJİK DEVRE TASARIMI 5.1. Kombinezonsal Devre Tasarımı 1. Problem sözle tanıtılır, 2. Giriş ve çıkış değişkenlerinin sayısı belirlenir ve adlandırılır, 3. Probleme ilişkin doğruluk tablosu

Detaylı

DONANIM ÖZELL KLER YARDIMCI LEMC ÖZELL KLER BELLEK B R M YLE ÇALI MA ÖZELL KLER

DONANIM ÖZELL KLER YARDIMCI LEMC ÖZELL KLER BELLEK B R M YLE ÇALI MA ÖZELL KLER 8. M KRO LEMC M MAR S Geli en donan m ve yaz l m teknolojilerine ve yonga üreticisine ba l olarak mikroi lemcilerin DONANIM ÖZELL KLER BELLEK B R M YLE ÇALI MA ÖZELL KLER ADRES YOLU / VER YOLU ÖZELL KLER

Detaylı

8. MİKROİŞLEMCİ MİMARİSİ

8. MİKROİŞLEMCİ MİMARİSİ 1 8. MİKROİŞLEMCİ MİMARİSİ Gelişen donanım ve yazılım teknolojilerine ve yonga üreticisine bağlı olarak mikroişlemcilerin farklı komut tipleri, çalışma hızı ve şekilleri vb. gibi donanım ve yazılım özellikleri

Detaylı

FGPA ile Gömülü Sistem Tasarımına Giriş Introduction to Embeded System Design Using FPGA

FGPA ile Gömülü Sistem Tasarımına Giriş Introduction to Embeded System Design Using FPGA FGPA ile Gömülü Sistem Tasarımına Giriş Introduction to Embeded System Design Using FPGA Selçuk BAŞAK Özetçe Bilgisayar Mühendisliği Bölümü Yıldız Teknik Üniversitesi, İstanbul selcuk@selsistem.com Bu

Detaylı

Kasırga [Gizli] KASIRGA PROJESİ 3. GELİŞME RAPORU. 16.06.2008 Ankara

Kasırga [Gizli] KASIRGA PROJESİ 3. GELİŞME RAPORU. 16.06.2008 Ankara KASIRGA PROJESİ 3. GELİŞME RAPORU 16.06.2008 Ankara İÇINDEKILER 1. KASIRGA İşlemcisi... 3 2. Tasarım Aşamaları... 3 2.1. Sanal Tasarım... 3 2.1.1. Buyruk Tasarımı... 3 2.2. Mimari Tasarımı... 4 2.2.1.

Detaylı

LAB 0 : Xilinx ISE Kullanımı

LAB 0 : Xilinx ISE Kullanımı LAB 0 : Xilinx ISE Kullanımı 1. Proje Yaratma a. Xilinx ISE programını açınız. b. File à New Project menüsünü seçiniz. New Project Wizard diyalog penceresi açılacaktır. c. New Project Wizard diyalog penceresinde

Detaylı

MIKRODENETLEYICILER. Ege Üniversitesi Ege MYO Mekatronik Programı

MIKRODENETLEYICILER. Ege Üniversitesi Ege MYO Mekatronik Programı MIKRODENETLEYICILER Ege Üniversitesi Ege MYO Mekatronik Programı BÖLÜM 2 MSC-51 Ailesi MCS-51 Ailesi Ekim 2014 Yrd. Doç. Dr. Mustafa Engin 8051 in Blok Şeması 4 Denetim Hatları Veri Yolu DPTR P.C. 8051

Detaylı

Mikroişlemcili Sistemler ve Laboratuvarı 8.Hafta

Mikroişlemcili Sistemler ve Laboratuvarı 8.Hafta SAKARYA ÜNİVERSİTESİ Bilgisayar ve Bilişim Bilimleri Fakültesi Bilgisayar Mühendisliği Bölümü Mikroişlemcili Sistemler ve Laboratuvarı 8.Hafta Doç.Dr. Ahmet Turan ÖZCERİT Doç.Dr. Cüneyt BAYILMIŞ Yrd.Doç.Dr.

Detaylı

Komutların Yürütülmesi

Komutların Yürütülmesi Komutların Yürütülmesi Bilgisayar Bileşenleri: Genel Görünüm Program Sayacı Komut kaydedicisi Bellek Adres Kaydedicisi Ara Bellek kaydedicisi G/Ç Adres Kaydedicisi G/Ç ara bellek kaydedicisi 1 Sistem Yolu

Detaylı

VHDL ile Mikroişlemci Tasarımı ve Eğitimde Uygulanabilirliği

VHDL ile Mikroişlemci Tasarımı ve Eğitimde Uygulanabilirliği Akademik Bilişim 11 - XIII. Akademik Bilişim Konferansı Bildirileri 2-4 Şubat 2011 İnönü Üniversitesi, Malatya VHDL ile Mikroişlemci Tasarımı ve Eğitimde Uygulanabilirliği Deniz Taşkın 1, Kenan Baysal

Detaylı

Bu dersimizde pic pinlerinin nasıl input yani giriş olarak ayarlandığını ve bu işlemin nerelerde kullanıldığını öğreneceğiz.

Bu dersimizde pic pinlerinin nasıl input yani giriş olarak ayarlandığını ve bu işlemin nerelerde kullanıldığını öğreneceğiz. Ders-2: ---------- Bu dersimizde pic pinlerinin nasıl input yani giriş olarak ayarlandığını ve bu işlemin nerelerde kullanıldığını öğreneceğiz. Hazırlanan programlarda pic in zaman zaman dış ortamdan bilgi

Detaylı

FPGA ile 2x16 LCD Uygulaması

FPGA ile 2x16 LCD Uygulaması FPGA ile 2x16 LCD Uygulaması FPGA İLE UYGULAMA ÖRNEKLERİ 1 FPGA ile (Sahada Programlanabilir Mantık Dizeleri) gerçekleştirilen uygulamalar günden güne giderek çeşitlenmektedir. FPGA ların üstünlükleri/eksiklikleri,

Detaylı

ARM Ders Notları. SysCtlClockSet( SYSCTL_SYSDIV_4 SYSCTL_USE_PLL SYSCTL_OSC_MAIN SYSCTL_XTAL_8MHZ);

ARM Ders Notları. SysCtlClockSet( SYSCTL_SYSDIV_4 SYSCTL_USE_PLL SYSCTL_OSC_MAIN SYSCTL_XTAL_8MHZ); Faz Kilitlemeli Döngü (Phase-Look-Loop)-PLL Normalde bir microdenetleyicinin çalışma hızı dışarıdaki bir kristal ile belirlenir. Stellaris EKK- LM3S1968 geliştirme kartının 8 MHz lik bir kristali vardır.

Detaylı

Chapter1: Introduction. Ders 1: Giriş. Digital System Designs and Practices Using Verilog HDL and FPGAs @ 2008~2010, John Wiley 1-1

Chapter1: Introduction. Ders 1: Giriş. Digital System Designs and Practices Using Verilog HDL and FPGAs @ 2008~2010, John Wiley 1-1 Ders 1: Giriş Digital System Designs and Practices Using Verilog HDL and FPGAs @ 2008~2010, John Wiley 1-1 Programlanabilir Devreler Chapter1: Introduction CPLD (Complex Programmable Logic Device) FPGA

Detaylı

Cache-Hızlı Hafıza Birimi. Bilgisayar Sistemi Bilgisayarların Anakart Organizasyonu

Cache-Hızlı Hafıza Birimi. Bilgisayar Sistemi Bilgisayarların Anakart Organizasyonu Bilgisayarların Anakart Organizasyonu Pentium Đşlemci Đşlemci-hafıza BUS Adres Veri Cache Level 1 SDRAM Hazıfza DRAM PCI BUS USB USB CD-ROM Hard Disk PIIX 3 ISA BUS ISA Aygıtları PCI Aygıtları Adres/veri

Detaylı

80x86 MICROPROCESSOR Instructions

80x86 MICROPROCESSOR Instructions 80x86 MICROPROCESSOR Instructions Inside The 8088/8086 registers Registers Verileri geçici olarak tutar AX 16-bit register AH 8-bit reg. AL 8-bit reg. Category Bits Register Names General 16 AX, BX, CX,

Detaylı

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI OLAYLARI ZAMANLAMA

İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI OLAYLARI ZAMANLAMA İSTANBUL TİCARET ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ MİKROİŞLEMCİLİ SİSTEM LABORATUVARI OLAYLARI ZAMANLAMA İnsanların işlerini bir takvime ve zamana bağlı olarak yürütmesine benzer şekilde, bilgisayarlar

Detaylı

MTM 305 MĠKROĠġLEMCĠLER

MTM 305 MĠKROĠġLEMCĠLER KARABÜK ÜNĠVERSĠTESĠ TEKNOLOJĠ FAKÜLTESĠ MEKATRONĠK MÜHENDĠSLĠĞĠ BÖLÜMÜ MTM 305 MĠKROĠġLEMCĠLER ArĢ. Gör. Emel SOYLU ArĢ. Gör. Kadriye ÖZ KONTROL KOMUTLARI Program Kontrol Komutları Program akıģını bir

Detaylı

108 0. How many sides has the polygon?

108 0. How many sides has the polygon? 1 The planet Neptune is 4 496 000 000 kilometres from the Sun. Write this distance in standard form. 44.96 x 10 8 km 4.496 x 10 8 km 4.496 x 10 9 km 4.496 x 10 10 km 0.4496 x 10-10 km 4 Solve the simultaneous

Detaylı

SİMGE LİSTESİ... iv KISALTMA LİSTESİ...v

SİMGE LİSTESİ... iv KISALTMA LİSTESİ...v İÇİNDEKİLER Sayfa SİMGE LİSTESİ..... iv KISALTMA LİSTESİ......v ŞEKİL LİSTESİ........vi ÇİZELGE LİSTESİ............vii ÖNSÖZ......viii ÖZET... ix ABSTRACT........x 1. GİRİŞ.....1 2. YAPAY SİNİR AĞLARINA

Detaylı

Temel Mikroişlemci Tabanlı Bir Sisteme Hata Enjekte Etme Yöntemi Geliştirilmesi. Buse Ustaoğlu Berna Örs Yalçın

Temel Mikroişlemci Tabanlı Bir Sisteme Hata Enjekte Etme Yöntemi Geliştirilmesi. Buse Ustaoğlu Berna Örs Yalçın Temel Mikroişlemci Tabanlı Bir Sisteme Hata Enjekte Etme Yöntemi Geliştirilmesi Buse Ustaoğlu Berna Örs Yalçın İçerik Giriş Çalişmanın Amacı Mikroişlemciye Hata Enjekte Etme Adımları Hata Üreteci Devresi

Detaylı

KASIRGA 4. GELİŞME RAPORU

KASIRGA 4. GELİŞME RAPORU KASIRGA 4. GELİŞME RAPORU 14.07.2008 Ankara İçindekiler İçindekiler... 2 Giriş... 3 Kasırga Birimleri... 3 Program Sayacı Birimi... 3 Bellek Birimi... 3 Yönlendirme Birimi... 4 Denetim Birimi... 4 İşlem

Detaylı

C-Serisi PLC İleri Seviye Eğitim

C-Serisi PLC İleri Seviye Eğitim C-Serisi PLC İleri Seviye Eğitim 1 PLC ye Giriş 2 PLC ye Giriş 3 PLC ye Giriş CJ1 I/O Modülleri - 8/16/32/64pts Max I/O - 160,640 Max Program Kapasitesi - 20K Steps Komut sayısı - 400 4 PLC Ladder Diyagram

Detaylı

Adresleme Modları. Mikroişlemciler ve Mikrobilgisayarlar

Adresleme Modları. Mikroişlemciler ve Mikrobilgisayarlar Adresleme Modları 1 Adresleme Modları İşlenenin nerede olacağını belirtmek için kullanılırlar. Kod çözme aşamasında adresleme yöntemi belirlenir ve işlenenin nerede bulunacağı hesaplanır. Mikroişlemcide

Detaylı

Mevcut PLC Modelleri Mevcut PC Bölüm 1 - Kurulum- Başlatma

Mevcut PLC Modelleri Mevcut PC Bölüm 1 - Kurulum- Başlatma İçerik Mevcut PLC Modelleri Mevcut PC Bölüm 1 - Kurulum- Başlatma 1. Kurulum 1-1. CX-Programmer'ın kurulumu 1-1 1-2. CX-Server'ın kurulumu 1-4 2. CX-Programmer'i başlatma 1-6 3. Yeni Proje Yaratmak ve

Detaylı

Debug Komutları C:\>DEBUG - Çizgi işareti artık debug programının komut kabul etmeye hazır olduğunu belirtmektedir.

Debug Komutları C:\>DEBUG - Çizgi işareti artık debug programının komut kabul etmeye hazır olduğunu belirtmektedir. Debug Komutları Assembly komutlarının nasıl çalıştıklarını deneyerek görmek ve yazılan programların amacına uygun çalışıp çalışmadığını anlamak varsa hatalarını düzeltmek için DOS'un DEBUG.COM isimli programı

Detaylı

SAYISAL ELEKTRONİK. Ege Üniversitesi Ege MYO Mekatronik Programı

SAYISAL ELEKTRONİK. Ege Üniversitesi Ege MYO Mekatronik Programı SYISL ELEKTRONİK Ege Üniversitesi Ege MYO Mekatronik Programı ÖLÜM 3 Mantık Geçitleri Değil (Inverter) Geçidi İnverter geçidi oolean NOT işlemini yapar. Giriş YÜKSEK olduğunda çıkışını DÜŞÜK, giriş DÜŞÜK

Detaylı

R-2R LADDER SWITCHES 8-BIT DAC SUCCESSIVE APPROXIMATION REGISTER 3-STATE BUFFERS

R-2R LADDER SWITCHES 8-BIT DAC SUCCESSIVE APPROXIMATION REGISTER 3-STATE BUFFERS MİKROİŞLEMCİ UYUMLU A/D VE D/A ÇEVİRİCİLER A/D ve D/A çeviricilerin pratikte sıkça kullanılan türlerinden biri de mikroişlemci uyumlu olanlarıdır. Şekil.'de ZN8 D/A çeviricinin çalışma prensip şeması verilmiştir.

Detaylı

İŞLETİM SİSTEMİ İşletim sistemi kullanıcıyla bilgisayar donanımı arasında iletişim sağlayan programdır.

İŞLETİM SİSTEMİ İşletim sistemi kullanıcıyla bilgisayar donanımı arasında iletişim sağlayan programdır. İŞLETİM SİSTEMİ İşletim sistemi kullanıcıyla bilgisayar donanımı arasında iletişim sağlayan programdır. Programların ve donanımların kullanılması için bir çalıştırılması platformu oluşturur. Sistemin yazılım

Detaylı

SAYISAL TASARIM. Ege Üniversitesi Ege MYO Mekatronik Programı

SAYISAL TASARIM. Ege Üniversitesi Ege MYO Mekatronik Programı SAYISAL TASARIM Ege Üniversitesi Ege MYO Mekatronik Programı BÖLÜM 3 Yarı İletken Bellekler Bellek Birimi Bellek içerisinde veri saklayan aygıttır. Veriler bir bit ile 8 bit genişliğinde bellekte saklanabilir.

Detaylı

7. Port Programlama. mikroc Dili ile Mikrodenetleyici Programlama Ders Notları -42- Şekil 2.1. Atmega16 mikrodenetleyici pin şeması

7. Port Programlama. mikroc Dili ile Mikrodenetleyici Programlama Ders Notları -42- Şekil 2.1. Atmega16 mikrodenetleyici pin şeması 7. Port Programlama Şekil 2.1. Atmega16 mikrodenetleyici pin şeması A, B, C ve D portları için Register yapıları benzer şekildedir. -42- 7.1. Port Yönlendirme Mikrodenetleyicinin A, B, C, D ve varsa diğer

Detaylı

Basit Işık Kontrolü. 1. Bit, Byte, Word, Double Word kavramları:

Basit Işık Kontrolü. 1. Bit, Byte, Word, Double Word kavramları: Basit Işık Kontrolü TUNCELİ ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ ELEKTRİK - ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ OTOMASYON LABORATUVARI DENEY NO:1 1. Bit, Byte, Word, Double Word kavramları: PLC lerde veriler

Detaylı

EEM 306 Mikroişlemciler ve Lab. Doç.Dr. Mehmet SAĞBAŞ

EEM 306 Mikroişlemciler ve Lab. Doç.Dr. Mehmet SAĞBAŞ EEM 306 Mikroişlemciler ve Lab. Doç.Dr. Mehmet SAĞBAŞ Alt Program Yapısı Alt programın çağrılması Alt program korunur alınır ;Argumanlar R12 R15 registerlarına atanir. call #SubroutineLabel SubroutineLabel:

Detaylı

PIC 16F877 nin kullanılması

PIC 16F877 nin kullanılması PIC 16F877 nin kullanılması, dünyada kullanıma sunulmasıyla eş zamanlı olarak Türkiye de de uygulama geliştirenlerin kullanımına sunuldu., belki de en popüler PIC işlemcisi olan 16F84 ten sonra kullanıcılara

Detaylı

Mantıksal (Logic) Operatörler

Mantıksal (Logic) Operatörler Mantıksal (Logic) Operatörler Bilgisayar dillerinin hemen hepsinde, program akışını kontrol edebilmek ve yönlendirebilmek için mantıksal operatörler kullanılır. Java dilinde kullanılan mantıksal operatörler

Detaylı

BM-311 Bilgisayar Mimarisi

BM-311 Bilgisayar Mimarisi 1 BM-311 Bilgisayar Mimarisi Hazırlayan: M.Ali Akcayol Gazi Üniversitesi Bilgisayar Mühendisliği Bölümü Konular Giriş Komut çalıştırma özellikleri Büyük register file kullanımı Compiler tabanlı register

Detaylı

BALIKESİR ÜNİVERSİTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ S7 1200 EĞİTİM SETİ DENEY KİTAPÇIĞI

BALIKESİR ÜNİVERSİTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ S7 1200 EĞİTİM SETİ DENEY KİTAPÇIĞI BALIKESİR ÜNİVERSİTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ S7 1200 EĞİTİM SETİ DENEY KİTAPÇIĞI V1.0 1 İÇİNDEKİLER 1. EĞİTİM SETİNİN TANITILMASI... 3 1.1. ANA ÜNİTE (ÇANTA TİPİ)... 3 1.2. GENEL UYGULAMA MODÜLÜ

Detaylı

Bilgisayar Donanımı. Computer Organization Ders 1 - Giriş Kadir Atilla TOKER

Bilgisayar Donanımı. Computer Organization Ders 1 - Giriş Kadir Atilla TOKER Bilgisayar Donanımı Computer Organization Ders 1 - Giriş Kadir Atilla TOKER Bilgisayar Donanımı CPU-İşlemci Memory-Bellek Giriş/Çıkış - Input/Output 2 Bilgisayar Donanımı 3 Bilgisayar Donanımı 4 Clock

Detaylı

Teknoloji 101 - Sayı 6

Teknoloji 101 - Sayı 6 17 Kasım 2010 Teknoloji 101 - Sayı 6 http://www.teknoloji101.com/ 2 Bu sayımızda neler var? Sayfa -4 Sayfa -10 Sayfa -13 Kendimiz Yapalım -6 Sayfa 46 Sayfa 16 İnternetden Para Kazanmak Sayfa 19 3 Twitter

Detaylı

Bölüm 5: ARITMETIK VE MANTIK IŞLEM YAPAN KOMUTLAR

Bölüm 5: ARITMETIK VE MANTIK IŞLEM YAPAN KOMUTLAR Bölüm 5: ARITMETIK VE MANTIK IŞLEM YAPAN KOMUTLAR Toplama (Addition) Toplama (ADD) belirtilen iki yazaç veya yazaç ile belleğin içeriğini toplar ve kullanılan adresleme moduna göre sonucu belirtilen yazaca

Detaylı

Res. Asist Erman Selim Res. Asist Sinan Zengin http://egedijitallab.weebly.com DİGİTAL SYSTEMS FPGA LAB 2015-2016 9/29/2015 Altera ile proje hazırlama Quartursprogramı üzerinde AlteraDe2 kartı için proje

Detaylı

PostgreSQL ve PL/pgSQL

PostgreSQL ve PL/pgSQL PostgreSQL ve PL/pgSQL Adnan DURSUN Uygulama tasarım ve geliştiricisi @ : adnandursun.at.asrinbilisim.com.tr : +AdnanDURSUN Sunum Akışı PL/pgSQL nedir PL/pgSQL neden kullanmalıyız PL/pgSQL in yapısı Saklı

Detaylı

Deney 5. LCD Göstergeli Saat Tasarımı

Deney 5. LCD Göstergeli Saat Tasarımı Mikrobilgisayar Laboratuvarı CSM-2C32 Deneyleri DENEY 5 Deney 5 LCD Göstergeli Saat Tasarımı Deneyin Amacı LCD Göstergelerin çalıģma prensiplerinin öğrenilmesi Gerçek zaman saati, seri programlama ara

Detaylı

XILINX ISE WEBPACK 14.7 UYGULAMA TUTORIAL

XILINX ISE WEBPACK 14.7 UYGULAMA TUTORIAL XILINX ISE WEBPACK 14.7 UYGULAMA TUTORIAL Bu dönemki Bil264L dersinde kullanacağımız Xilinx ISE Web 14.7 programında nasıl proje oluşturacağımız, oluşturduğumuz devreleri nasıl test edeceğimiz ve bu devreleri

Detaylı

BQ370-02 Modbus Analog Giriş Kartı 6 Kanal 4 20mA. Kullanım Kılavuzu. Doküman Versiyon: 1.0 03.05.2016 BQTEK

BQ370-02 Modbus Analog Giriş Kartı 6 Kanal 4 20mA. Kullanım Kılavuzu. Doküman Versiyon: 1.0 03.05.2016 BQTEK Modbus Analog Giriş Kartı 6 Kanal 4 20mA Kullanım Kılavuzu Doküman Versiyon: 1.0 03.05.2016 BQTEK İçindekiler İçindekiler... 2 1. Cihaz Özellikleri... 3 2. Genel Bilgi... 3 1. Genel Görünüm... 4 2. Cihaz

Detaylı

ISP-16 Alarm Anonsiyatör

ISP-16 Alarm Anonsiyatör ISP-16 Alarm Anonsiyatör Kurulum ve Kullanma Kılavuzu Rev-01 13 İÇİNDEKİLER 1. Bağlantı... 3 1.1. K-Terminali (Besleme Girişi ve Röle çıkışları)... 3 1.2. A-Terminali (Giriş Kanalları 1-8)... 4 1.3. B-Terminali

Detaylı