DENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI

Transkript

1 DENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI Deneyin Amaçları Flip-floplara aģina olmak. DeğiĢik tipte Flip-Flop devrelerin gerçekleģtirilmesi ve tetikleme biçimlerini kavramak. ArdıĢık mantık devrelerinin çalıģma prensibini anlamak ve saat(clock) kavramına aģina olmak. Deney Malzemeleri 74LS74 Entegresi (1 adet) 74LS76 Entegresi (1 adet) 330Ω Direnç (4 adet) LED (4 Adet) Anahtar, Breadboard, DC Güç Kaynağı, Bağlantı Probları. Teorik Bilgi Lojik devreler, kombinasyonel (combinational) ve ardıģıl (sequential) olmak üzere ikiye ayrılabilir. Kombinasyonel devrelerde, herhangi bir andaki çıkıģ, sadece o andaki giriģler tarafından belirlenir. Önceki çıkıģ değerlerinin sonraki çıkıģa hiçbir etkisi söz konusu değildir. Eğer bir devrenin çıkıģı, sadece giriģlerin o anki değerlerine bağlı olmayıp, aynı zamanda çıkıģların geçmiģ değerlerine bağlı ise, bu devre, ardıģıl devre olarak adlandırılır. Flip-Floplar (Bellek) en temel ardıģıl devre elemanlarıdır. Flip-Floplar, tipine göre iki veya daha fazla giriģe ve iki adet çıkıģa ( ve ) sahiptir. Flip-Flop iģlem yaparken çıkıģı, her zaman değerinin tersi (tümleyeni) değere sahip olur. Yeni giriģ değerleri uygulanana kadar çıkıģ, 0 veya 1 durumunda kalır. Yeni giriģ değerleri uygulandığında ise bellek elemanının çıkıģı, 0 da iken 1 e (flip) veya 1 de iken 0 a (flop) geçer veya değiģmez (durumunu korur). Temel olarak RS, D, T ve JK olmak üzere dört adet flip-flop türü vardır. Fakat flipflop elemanları, saat giriģi olarak uygulanan giriģlerine göre asenkron, darbe tetiklemeli, kenar (düģen veya yükselen) tetiklemeli Ģeklinde birbirinden ayrılabilirler. Ayrıca, bunlara ilave olarak Preset/Clear giriģli flip-floplar vardır ve her flip-flop çeģidinin Preset/Clear giriģli olanı vardır. 1. RS Flip-Flop RS flip-flop ġekil.1 de görüldüğü gibi S (Set=Kur) ve R (Reset=Sıfırla) isimlerinde 2 giriģe sahip bir flip-flopdur. ġekil.1 de gösterilen tetiklemesiz RS flip-flop, flip-flopların temelini oluģturmaktadır. Şekil.1. RS flip-flop lojik devresi, blok Ģeması ve doğruluk tablosu KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 1

2 Doğruluk tablosunda Q+, bir sonraki anda çıkıģ değeri iken, Q ise o andaki çıkıģ değeridir. Doğruluk tablonun satırları incelendiğinde; 1. satırda; yani S=0 ve R=0 olduğunda, çıkıģa hiçbir müdahale olmaz ve çıkıģ değeri aynı kalır. 2. satırda; yani S=0 ve R=1 olduğunda, R giriģi Reset (Sıfırla) anlamındaki giriģtir ve bu giriģin 1 olması demek, çıkıģı sıfırla demektir yani Q+ çıkıģı 0 olur. 3. satırda; yani S=1 ve R=0 olduğunda, S giriģi Set(Kur) anlamındaki giriģtir ve bu giriģin 1 olması demek, çıkıģı kur demektir bu da çıkıģı 1 yapmak demektir. 3. satırda; yani S=1 ve R=1 olduğunda ise istenmeyen bir durum oluģmakta hem Set hem de Reset değeri 1 verildiği için hem hem de çıkıģları 0 değerini alırlar. Her iki çıkıģın sıfır olması durumu istenmeyen bir durum olduğundan S=1 ve R=1 giriģleri kullanılmaz. Zaten bu sıfırla ve kur mantığına da aykırıdır. 2. Darbe tetiklemeli RS Flip-Flop RS flip-floplar, bir saat giriģi olmadan asenkron olabildikleri gibi bir saat giriģi ile çıkıģ değiģimlerinin senkronize edilmesi ile senkron olabilir. Her iki durumda da doğruluk tablosu aynıdır ve senkron RS flip-floplarda, flip-flopu aktif eden saatin geçiģi oluģmadıkça çıkıģ değerini korunur. Darbe tetiklemeli RS flip-flop lojik devresi, blok Ģeması ve doğruluk tablosu ġekil.2 de verilmiģtir. Şekil.2. Darbe Tetiklemeli RS flip-flop lojik devresi, blok Ģeması ve doğruluk tablosu 3. Flip-Flopların Tetiklenmesi Flip floplar saat darbesi, veya tetikleme palsi denilen kare dalga sinyal ile tetiklenirler. FF lerin CK giriģlerine bu kare dalga sinyal bağlanır. Bu kare dalga sinyaller ise osilatör devreleri ile üretilirler. Tetikleme palsi, 0V ila 5V arasında değiģen bir kare dalgadır. Yani lojik 0 ile lojik 1 arasında değiģen bir iģarettir. DeğiĢik frekanslarda olabilir. Şekil.3. Tetiklemede kullanılan kare dalga Ģekli Temelde 3 çeģit tetikleme Ģekli vardır. Bunlar; pozitif kenar (çıkan kenar) tetiklemesi, negatif kenar (inen kenar) tetiklemesi ve düzey tetiklemedir. Kare dalganın 0 durumundan 1 durumuna geçtiği andaki tetiklemeye pozitif kenar tetiklemesi denir. ÇıkıĢlar, kare dalganın, her sıfırdan bire geçiģinde konum değiģtirirler (ġekil.4). Şekil.4. Pozitif kenar tetiklemesi ve gösterimi KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 2

3 Meselâ, RS FF in t0 anındaki çıkıģının 0 ve giriģlerinin S=1, R=0 olduğunu düģünelim. Eğer RS FF in doğruluk tablosuna bakarsak S=1, R=0 iken çıkıģın 1 olması gerektiğini göreceksiniz. t0 anından t1 anına gelinceye kadar geçen sürede S=1, R=0 olduğu halde RS FF in çıkıģı 0 olarak kalacaktır. Ama t1 anına gelindiğinde çıkıģ hemen 1 olacaktır ve çıkıģ bu konumunu yani 1 durumunu t2 anına gelinceye kadar sürdürecektir. Eğer t2 anına kadar giriģlerde bir değiģiklik yapılmaz ise çıkıģ, konumunu t2 anı geçse bile sürdürmeye devam edecektir. Biz t1 anından hemen sonra giriģleri değiģtirdiğimizi ve S=0 ve R=1 yaptığımızı düģünelim. Bu durumda t2 anı geldiğinde Q çıkıģı 0 olacaktır. t2 anından sonrada çıkıģları S=0 ve R=0 yaptığımızı düģünürsek, t3 anına gelindiğinde o andaki çıkıģ ne ise aynen kaldığını göreceğiz. t2 ile t3 arasındaki zamanda çıkıģ 0 olduğundan, t3 anından sonrada çıkıģ 0 olarak kalacaktır. Eğer t2 ile t3 arasındaki zamanda çıkıģ 1 olsaydı, t3 anından sonraki çıkıģta 1 olacaktı. 4. Darbe tetiklemeli T Flip-Flop T flip-flop saat iģaretine ek olarak bir adet giriģi (T) vardır. Saat iģaretinin aktif olması ile T giriģi 0 olduğunda çıkıģ iģareti korunurken, 1 olduğunda ise çıkıģ iģareti, bir önceki çıkıģın tümleyen değerini (toggle) alır. ġekil.5 te T flip-flop lojik devresi, blok Ģeması ve doğruluk tablosu verilmiģtir. Şekil.5. Darbe tetiklemeli T flip-flop lojik devresi, blok Ģeması ve doğruluk tablosu 5. JK Flip-Flop JK flip-flop için, RS flip-flopun geliģtirilmiģ modelidir diyebiliriz. RS flip-floplarda R=1 ve S=1 olduğunda belirsizlik durumu oluģuyordu ve bu giriģlerin kullanılmaması gerekiyordu. JK flip-flopunda, RS flip flop gibi iki giriģi vardır. Bu giriģler mantık olarak RS giriģlerine benzemektedir. Burada J giriģi Kur giriģi, K ise Sıfırla giriģi gibi düģünülebilir. JK flip-flopun RS flip-flop dan tek farkı J=1, K=1 durumunda belirsizlik olmamasıdır. Bu durumda çıkıģ, bir önceki çıkıģın tersi olmaktadır. Yani J=1, K=1 olduğunda çıkıģ 0 ise 1, 1 ise 0 olmaktadır. Diğer durumlarda ise JK flip-flopun çıkıģları RS flip-flop gibidir. Bir kenar tetiklemeli flip-flop saat iģaretinin 0 dan 1 e (yükselen) veya 1 den 0 a (düģen) geçiģlerinde aktif hale gelir. Kenar tetikleme mekanizması, saat iģareti ile saat iģaretine göre daha dar bir darbeyi üreten yapıdır. Bu dar darbe, flip-flopun çalıģması için yeterli olur. Burada darbe süresinin, çıkıģ iģaretinin üretilmesi ve geri besleme olarak giriģlere gönderilme süresinden daha düģük olmasına dikkat edilmesi gerekir. ġekil 7, bir NOT kapısı üzerinde üretilen gecikme ile gerçekleģtirilen basit bir kenar tetiklemeli JK flip-flop yapısını göstermektedir. Kenar tetiklemeli flip-flop kullanılmasının nedeni, saat iģaretinin düģen veya yükselen kenarında tetikleme oluģtuğunda flip-flopun saat iģaretinin bir diğer tetikleme KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 3

4 kenarına kadar giriģlerinde meydana gelen değiģimlere kapalı olması ve saat iģaretinin tetiklenmesi ile çıkıģın güncellenmesidir. a) b) c) Şekil 6. a) Yükselen kenar tetiklemeli J-K bellek elemanı, b) Sembolü, c) Doğruluk Tablosu Şekil Deney Devresi KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 4

5 6. D Flip-Flop D (Data) tipi flip flop, bilgi kaydetmede kullanılan bir flip flopdur ve genellikle kaydedici devrelerinde kullanılır. D tipi flip flop, JK tipi flip floba bir DEĞĠL kapısı eklenip giriģleri birleģtirilerek elde edilir. D tipi flip flopda giriģ ne ise, her gelen tetikleme palsi ile çıkıģ o olur. CLK D Q Preset/Clear Girişli Flip-Floplar Şekil.7. D flip-flop lojik devresi, blok Ģeması ve doğruluk tablosu Daha öncede belirttiğimiz gibi her flip-flopun Preset/Clear giriģli olan çeģidi vardır. Örnek olarak Preset/Clear JK flip flopu inceliyeceğiz. Preset/clear giriģli JK flip flop en geliģmiģ flip-floptur. Çünkü bu flip-flop ile diğer tüm flip-floplar elde edilebilir. Şekil.8. Preset/clear giriģli JK flip-flop blok Ģeması ġekilde de görüldüğü gibi J,K ve CK giriģlerine birde PR (preset) ve CLR (clear) giriģleri eklenmiģtir. Bu giriģlerin Türkçe karģılıklarını söylememiz gerekirse preset=ön kurma ve clear=temizle anlamındadır. Ön kurma, üst seviye kurma anlamındadır. Daha önce set (kurma) iģleminin ne demek olduğunu RS FF leri incelerken görmüģtük. Kurma, çıkıģı 1 yapma anlamına gelmekteydi. PR giriģi de çıkıģı 1 yapan giriģtir. Diğerinden farkı daha üst bir yetkiye sahip olmasıdır. CLR giriģi ise, aynı reset giriģinde olduğu gibi, çıkıģı temizleyen yani 0 yapan giriģtir. Yani özetle; PR=0 olduğunda PR giriģi aktif demektir ve diğer giriģler ne olursa olsun çıkıģ 1 olacak demektir. PR=1 olduğunda ise PR giriģi aktif değil demektir. CLR giriģi ise, çıkıģta 0 olmasını sağlayan bir giriģtir. Bu giriģte PR giriģi gibi ters mantığa göre çalıģmaktadır. CLR=0 olduğunda CLR giriģi aktif demektir ve diğer giriģler ne olursa olsun çıkıģ 0 olacak demektir. CLR=1 olduğunda ise CLR giriģi aktif değil demektir. Burada yine bir sorun karģımıza çıkıyor. PR ve CLR giriģleri aynı anda aktif olursa Yani PR=0 ve CLR=0 olursa istenmeyen durum olarak ilan edeceğiz ve bu Ģekildeki giriģleri KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 5

6 kullanmayacağız. PR ve CLR giriģlerinin her ikisinin birden susması durumunda, yani PR=1 ve CLR=1 olması durumunda ise, daha önce öğrendiğimiz kurallar geçerlidir. Eğer CK giriģinde tetikleme palsi yok ise, çıkıģ değeri değiģmeyecektir. CK giriģine tetikleme palsi geldiğinde ise J, K giriģlerine göre çıkıģ değiģecektir. ÖN HAZIRLIK SORULARI 1) Deneyde kullanılacak olan kapı elemanlarını kataloglardan araģtırarak bacak bağlantılarını ve elektriksel özelliklerini araģtırınız. 2) Flip-Flop çeģitleri ve her bir Flip-Flop çeģidinin özelliklerini ve kullanım alanlarını sebepleriyle birlikte araģtırınız. 3) ġekil.1 de NOR kapıları ile gösterilen RS flip-flop ve ġekil.2 de verilen Darbe Tetiklemeli RS flip-flop devrelerini yalnızca NAND lojik kapılarını kullanarak tasarlayınız. 4) Darbe tetiklemeli JK Flip-flopa ait doğruluk tablosunu yazınız. 5) 74LS74 ve 74LS76 entegrelerini multisim üzerinde kurunuz. Devrenin çıktısını veriniz ya da çiziniz. KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 6

7 DENEYSEL ÇALIŞMA 74LS74 entegresini breadboard üzerinde kurunuz. Tabloyu doldurunuz. PR CLR D Q Q LS76 entegresini breadboard üzerine kurunuz. Tabloyu doldurunuz. PR CLR J K Q Q Not: Clock değerlerini fonksiyon jeneratörü ile 1 Hz frekansında 5Vpp kare dalga iģareti vererek yapınız. SORULAR 1. Ön hazırlıkta elde ettiğiniz değerlerle deneysel çalıģmada elde ettiğiniz değerleri karģılaģtırınız ve yorumlayınız. 2. JK Flip-Floplarla Senkron ve Asenkron Sayıcı devreleri blok Ģemalarını tasarlayınız. 3. D Flip-Floplarla Senkron Sayıcı devresi blok Ģemasını tasarlayınız. KMU EEM Sayısal Elektronik II Laboratuvarı Deney 6 7