ÖLÜM 6 İRLEŞİK EVRELER (OMİNTIONL) 128
6.1 RİTMETİK ÜNİTELER Toplama, çıkarma,çarpma ve bölme gibi aritmetik işlemleri yapan sayısal devrelere aritmetik devreler adı verilir. Sayısal sistemlerde temel aritmetik işlemler toplama ve çıkarma işlemidir. Çarpma işlemi tekrarlanan toplama, bölme işlemi ise tekrarlanan çıkarma işlemi ile tanımlanır. 6.1.1 TOPLYII EVRELER (ERS) Sayısal devreler için toplama işlemini gerçekleştiren devrelere toplayıcılar (adders) adı verilir. şağıda inary (ikilik) sayıların toplamına ilişkin temel kurallar verilmiştir. Elde(arry) Sonuç(Sum) 0 + 0 = 0 0 0 + 1 = 0 1 1 + 0 = 0 1 1 + 1 = 1 0 Not: Toplama işlemi sonunda oluşan eldenin işlem sonucunun en yüksek değerlikli basamağı olduğu unutulmamalıdır. 6.1.1.1 YRIM TOPLYII (HLF ER) ir bitlik iki veriyi toplayan devrelere yarım toplayıcı (half adder) adı verilir. ir yarım toplayıcın birer bitlik iki veri girişi için iki giriş, toplam ve oluşan eldenin gösterimi için iki tane çıkışı vardır. şağıda bir yarım toplayıcının tasarımı anlatılmıştır; ir bitlik iki veri P Ve Q ile adlandırırsak tasarlanacak devrenin iki binary sayının toplanması işlemini gerçekleştirmesi istenir. Toplama işleminin gösterimi için sonuç ( Sum -S ) ve elde (arry -) olmak üzere iki tane çıkış olması gerekir. P Q S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 oğruluk tablosu yardımı ile çıkışları yazmak istersek; S = P. Q + P. Q = P Q = P. Q ifadeleri elde edilir. Tablo 6.1 129
Not : Çıkışlara ait Lojik ifadeyi elde ederken Her bir çıkışa ait olan minimum terimin yazıldığı görülmelidir. şağıda bir yarım toplayıcının (Half dder) Lojik diyagramı ve sembolü verilmiştir P Q S(Sum) P H S (arry) Q Şekil-6.1 Şekil-6.2 6.1.1.2 TM TOPLYII (FULL ER) İkinci temel tür toplayıcı derelere tam toplayıcı (full adder) adı verilir. Üç bitlik verilerin toplanması işlemini gerçekleştiren devrelerdir. evrenin toplama işlemi için üç giriş, sonucun gösterimi için iki tane çıkışı vardır. Girişlerden ikisi toplama işlemini yapılacağı iki veriyi gösterirken diğer giriş düşük değerlikli basamaktan oluşan elde girişi içindir. şağıda bir tam toplayıcının doğruluk tablosu verilmiştir; P Q in out S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 0 1 1 oğruluk tablosunda ; in ir önceki işlemden oluşan elde out Toplama işlemi sonrasında oluşan eldeyi göstermektedir oğruluk tablosundan çıkışlara ait Lojik ifadeler ise ; S = in ( P Q ) out = P. Q + in. ( P Q ) ifadeleri elde edilir. şağıda bir tam toplayıcının lojik diyagramı ve sembolü verilmiştir; 130
P Q in S F P S Q in out out Şekil-6.3 Şekil-6.4 şağıda iki yarım toplayıcı ve harici bir VEY kapısı kullanılarak elde edilmiş tam toplayıcı devresi verilmiştir. P P H S P H S S Q Q Q in out Şekil 6.5 in P Q H H S out Şekil 6.6 6.1.1.3 PRLEL TOPLYIILR (PRLLEL ERS) ir n-bitlik paralel toplayıcı n tane tam toplayıcının birbirine paralel bağlanması ile elde edilebilinir. Her bir tam toplayıcının elde çıkışı ( out ) daha yüksek değerli toplayıcının elde girişine bağlanır. öylece düşük değerlikli basamakların toplamından oluşan elde ( out ) bir sonraki toplamı yapılacak basamaklara etki edebilecektir. 131
6.1.1.3. İKİ İT PRLEL TOPLYII öyle bir devre ile iki bitlik verilerin toplama işlemi gerçekleştirilir. İki bitlik iki verinin toplanmasını sağlamak için iki tam toplayıcıya ihtiyaç vardır. Toplam işlemini en düşük değerlikli bitlerin toplamı ile başlayacaktır. u toplam işleminden oluşan elde (0 veya 1) bir sonraki toplama işlemine eklenmek zorundadır.iki bitlik P ile Q verilerinin toplanması ile işlemi açıklayalım; şağıda iki tam toplayıcının paralel bağlanması ile elde edilmiş iki-bit paralel toplayıcı devresi ve sembolü verilmiştir. En yüksek değerlikli bitlerin toplamından oluşan elde toplama sonucunun en yüksek basamağıdır. Toplama işlemine ilişkin genel format P 1 Q 1 P 0 Q 0 + P 1 P 0 Q 1 Q 0 Σ Σ2 Σ1 0 P Q in out Σ P Q in out Σ Σ2 Σ1 Şekil 6.7 Σ0 Not: En düşük değerlikli basamakların toplamına hiçbir zaman bir elde girişi olmadığından birinci tam toplayıcının in girişi toprağa (Lojik-0) bağlanmıştır. 132
in P0 Σ0 Q0 P0 P1 Q0 Q1 (2) (13) (3) (14) (5) } } P Q Σ (1) (12) (10) out Σ0 Σ1 in (a) Lojik Sembol Q1 Σ1 P1 out Şekil 6.8 İki bit binary paralel toplayıcı (b) Lojik diyagramı 133
6.1.1.3. ÖRT- İT PRLEL TOPLYII Şekil 5.10 da dört-bit paralel toplayıcının blok diyagramı ve sembolü verilmiştir.toplama işlemi için önce en düşük değerlikli bitler en sağdaki tam toplayıcı girişlerine uygulanır. ütün tam toplayıcıların elde çıkışları ( out ) bir sonraki toplama işleminin yapılacağı tam toplayıcının elde girişlerine ( in ) bağlanmıştır. P 3 Q 3 P 2 Q 2 P 1 Q 1 P 0 Q 0 Toplama işlemine ilişkin genel format P 3 P 2 Q 3 Q 2 Σ2 1 + Σ 4 Σ 3 P 1 P 0 Q 1 Q 0 Σ Σ0 P Q in out Σ P Q in out Σ P Q in out Σ P Q in out Σ Σ4 Σ3 Σ2 Σ1 Σ0 (a) lok diagram P 0 P 1 P Σ3 P 2 P 3 Σ Σ2 Σ1 Q 0 Q 1 Q Σ0 Q 2 Q 3 out (b) Lojik sembol Şekil 6.9 ört-bit paralel toplayıcı Örnek: İki tane 7482 İki-bit paralel toplayıcı kullanarak ört-bit paralel toplayıcı elde ediniz. 134
Çözüm: İki 7482 kullanarak dört-bit paralel toplayıcının elde edilmesi şekil 5.11 de gösterilmiştir. üşük değerlikli iki bit birinci paralel toplayıcı girişlerinde toplanır. Yüksek değerlikli iki bitin toplamı ise ikinci paralel toplayıcıda gerçekleştirilir. u toplamdan oluşan elde toplama işleminin en yüksek basamağı olur. Q3 Q2 P3 P2 Q1 Q0 P1 P0 in Q P in Q P P3P2P1P 0 Q3Q2Q1Q0 + Σ 3Σ 2Σ1 Σ 0 out Σ out Σ Σ4 Σ3 Σ2 Şekil 6.10 İki 7482 ile ört-bit Paralel Toplayıcı Σ1 Σ0 6.2 KRŞILŞTIRIILR( OMPRTORS) Karşılaştırma işlemi girişindeki sayısal bilgilerden birinin diğerine göre büyük,küçük veya eşit olma durumlarının belirlenmesidir. En temel karşılaştırıcı devreleri Özel-Veya (Xor) kapılarıdır. ir Özel-Veya kapısının girişleri farklı iken çıkış Lojik-1,girişleri aynı iken çıkış Lojik-0 dır. Şekil 5.12 Özel- Veya kapısı ile temel karşılaştırma işlemini göstermektedir. 0 1 0 0 Girişler birbirine eşit 0 1 Girişler birbirine eşit değil 0 1 1 Girişler birbirine eşit değil 1 1 0 Girişler birbirine eşit Şekil 6.12 Temel Karşılaştırma işlemi 135
Özel-Veya kapısı ile girişlerindeki iki bitlik bilginin eşit olup olmadığı görülür. ncak bir karşılaştırıcının eşitlik durumu ile birlikte bilginin küçük veya büyük olması durumlarını göstermesi beklenir. Örnek: ir bitlik ve verilerini karşılaştıran bu karşılaştırma sonunda >, =, < durumlarını gösteren devreyi tasarlayınız. evreye ait doğruluk tablosu aşağıdaki gibi olacaktır; Girişler Çıkışlar > = < 0 0 0 1 0 0 1 0 0 1 1 0 1 0 0 1 1 0 1 0 oğruluk tablosu yardımı ile çıkışılar yazılırsa, (>)=. (=)=. +. = (<)=. olacaktır. öyle bir devre ile bir bitlik iki verinin >, =, < durumları belirlenecektir. Şekil 5.13 de bir-bitlik büyüklük karşılaştırıcının Lojik diyagramı ve sembolü verilmiştir. 136
> P OMP > = = Q < < (b)lojik Sembol (a) Lojik iyagram ı Şekil 6.13 ir-bitlik büyüklük karşılaştırıcı 6.3.KO ÇÖZÜÜLER(EOERS) Sayısal sistemlerde bilgiler ikilik kodlarla tanımlanırlar. n bitlik bir ikilik kod ile 2 n kadar farklı durum tanımlanabilir. ir kod çözücü, n giriş hattından gelen ikilik bilgileri maximum 2 n kadar farklı çıkış hattına dönüştüren birleşik bir devredir. ir kod çözücünün n kadar girişi varsa 2 n kadar çıkışı vardır. Kullanılmayan veya dikkate alınmaz durumlar varsa kod çözücü çıkışı 2 n den az olacaktır. 6.3.1 İKİ İTLİK KO ÇÖZÜÜ İki bitlik bir kod çözücünün 2 girişi 4 çıkışı vardır. öyle bir devre için girişlerin durumuna bağlı olarak sadece tek bir çıkış doğru olacaktır. şağıda 2x4 Kod çözücünün doğruluk tablosu,lojik diyagramı ve sembolü verilmiştir. 0 1 2 3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 137
0 =. 2 x 4 0 1 1 =. 2 =. 3 =. EOER 2 3 Şekil 6.14 İki bitlik kod çözücü 6.3.2. ÜÇ İTLİK KO ÇÖZÜÜ Üç bitlik kod çözücüde(decoder) üç girişin kodu çözülerek sekiz çıkış üretir. Her çıkış bu üç giriş değişkenine ait bir minimum terimle tanımlanır. Girişlerin durumuna bağlı olarak sadece tek bir çıkışı doğrudur. ecimal 0 1 2 3 4 5 6 7 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 2 0 1 0 0 0 1 0 0 0 0 0 3 0 1 1 0 0 0 1 0 0 0 0 4 1 0 0 0 0 0 0 1 0 0 0 5 1 0 1 0 0 0 0 0 1 0 0 6 1 1 0 0 0 0 0 0 0 1 0 7 1 1 1 0 0 0 0 0 0 0 1 138
0 =.. 1 =.. 2 =.. 3 =.. 4 =.. 3 x 8 EOER 0 1 2 3 4 5 6 7 5 6 7 =.. =.. =.. 6.15. Üç bitlik kod çözücü 6.3.3. YETKİ GİRİŞLİ KO ÇÖZÜÜLER Kod çözücülerin tamamı olmasada büyük bir bölümü bir veya birden çok yetki (enable) girişi içerir. Kod çözücü (decoder) sadece yetkilendiğinde (enable girişine gelen Lojik-1 veya Lojik-0 ) kod çözme işlemini gerçekleştirir. iğer bütün durumlarda kod çözücü (decoder) çıkışları Lojik-1 veya Lojik-0 olur. Not: Yetkilendirme, çalışılan decoder özelliğine göre Lojik-1 veya Lojik-0 da olabilir. 139
şağıda Lojik-0 da yetkilenen 3x8 ecoder ın doğruluk tablosu verilmiştir. E 0 1 2 3 4 5 6 7 1 X X X 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 E 0 1 2 3 4 5 E 3 x 8 EOER 0 1 2 3 4 5 6 7 6 7 Şekil 6.16 şağıda yetki girişli 4x16 ecoder olan 4514 entegresinin doğruluk tablosu ve Lojik sembolü verilmiştir.inhibit (INH) adlı giriş ecoder için yetkilendirme girişidir. Eğer bu giriş Lojik-1 e çekilmezse kodçözme işlemi gerçekleştirilmez ve bütün çıkışlar Lojik-0 olur.harici bir giriş olan Strobe (ST) devre içindeki bir Latch e (Mandal- Veri tutucu) 140
çalışmasına kumanda etmektedir.eğer bu giriş Lojik-1 e çekilmezse girişlerdeki (,,,) değisim ne olursa olsun eski durum korunacaktır. diğer S15 S14 S13 S12 S11 S10 S9 S8 S7 S6 S5 S4 S3 S2 S1 S0 1 2 3 4 INH ST 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 X X X X 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 141
2 3 21 22 1 23 1 2 3 4 ST INH 4514 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 11 9 10 8 7 6 5 4 18 17 20 19 14 13 16 15 Şekil 6.17 6.3.4. EİML KO ÇÖZÜÜ kodu 0 9 arasındaki ecimal(onluk) sayıların 4-itlik inary(ikilik) karşılıklarının yazılması ile tanımlanmış bir kodlamadır. u durumda tasarlanacak kod çözücünün 4 giriş hattı olması, kodu 0-9 arasındaki ecimal(onluk) sayılar arasında tanımlı olduğundan 10 çıkış hattının olması gerekmektedir. Geri kalan durumlar don t care (dikkate alınmaz durumlar) olarak tanımlanacaktır. şağıda -ecimal ecoderin Lojik diyagramı ve lok gösterimi verilmiştir. 0 1 2 3 4 5 6 7 8 9 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 X X X X X X X X X X 1 0 1 1 X X X X X X X X X X 1 1 0 0 X X X X X X X X X X 1 1 0 1 X X X X X X X X X X 1 1 1 0 X X X X X X X X X X 1 1 1 1 X X X X X X X X X X 142
0 =... 1 =... 2 =... 3 4 5 6 7 =... =... =... =... =... /E EOER 0 1 2 3 4 5 6 7 8 9 8 =... 9 =... Şekil 6.18 /E Kod çözücü 4028 -EİML EOER şağıda - ecimal Kod çözücü olan 4028 entegresinin doğruluk tablosu ve Lojik sembolü verilmiştir. 143
0 1 2 3 4 5 6 7 8 9 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 0 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 10 13 12 11 /ec Q0 Q1 Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 3 14 2 15 1 6 7 4 9 5 4028 6.19. 4028 /ec kod çözücü 6.3.5. SEVEN SEGMENT KO ÇÖZÜÜ Yedi ayrı Led in uygun bağlanması ile 0-9 arasındaki sayıları görüntüleyebiliriz. u işlemi yapan devre elemanına yedi parçalı gösterge(seven segment display) adı verilir. isplay led bağlantılarına göre ortak anot veya ortak katot lu olabilir. a Şekil 6.20 Seven Segment isplay gösterimi f g b e c d 144
e c d e c d SYISL ELEKTRONİK +Vcc a a b f g b f g Şekil 6.20 Ortak not isplay Şekil 6.21 Ortak katot isplay şağıda Ortak Katotlu isplay için - Seven Segment ecoder doğruluk tablosu verilmiştir ec a b c d e f g 0 0 0 0 0 1 1 1 1 1 1 0 1 0 0 0 1 0 1 1 0 0 0 0 2 0 0 1 0 1 1 0 1 1 0 1 3 0 0 1 1 1 1 1 1 0 0 1 4 0 1 0 0 0 1 1 0 0 1 1 5 0 1 0 1 1 0 1 1 0 1 1 6 0 1 1 0 1 0 1 1 1 1 1-7 Seg EOER a b c d e f g 7 0 1 1 1 1 1 1 0 0 0 0 8 1 0 0 0 1 1 1 1 1 1 1 Şekil 6.21 /Seven segment kod çözücü 9 1 0 0 1 1 1 1 1 0 1 1 145
şağıda ortak katotlu display için - Seven Segment ecoder olan 4511 entegresinin doğruluk tablosu ve lojik sembolü verilmiştir. Inputs Outputs LE I LT a b c d e f g isplay X X 0 X X X X 1 1 1 1 1 1 1 X 0 1 X X X X 0 0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 0 0 0 1 1 0 0 0 1 0 1 1 0 0 0 0 1 0 1 1 0 0 1 0 1 1 0 1 1 0 1 2 0 1 1 0 0 1 1 1 1 1 1 0 0 1 3 0 1 1 0 1 0 0 0 1 1 0 0 1 1 4 0 1 1 0 1 0 1 1 0 1 1 0 1 1 5 0 1 1 0 1 1 0 0 0 1 1 1 1 1 6 0 1 1 0 1 1 1 1 1 1 0 0 0 0 7 0 1 1 1 0 0 0 1 1 1 1 1 1 1 8 0 1 1 1 0 0 1 1 1 1 0 0 1 1 9 0 1 1 1 0 1 0 0 0 0 0 0 0 0 0 1 1 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 1 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 X X X X 0 0 0 0 0 0 0 7 1 2 6 3 4 5 LT I LE a b c d e f g 13 12 11 10 9 15 14 4511 Şekil 6.22 146
MULTİPLEXERS(T SELETORS-ÇOĞULLYIILR) Çoğullama çok sayıdaki bilginin,daha az sayıda kanal veya hat üzerinden iletilmesi anlamına gelir. Sayısal çoğullayıcı, birçok giriş hattının birisinden gelen ikilik bilgileri seçen ve tekbir çıkış hattına yönlendiren birleşik bir devredir. elli bir girişin seçilmesi bir dizi seçme hattı ile kontrol edilir. ir çoğulayıcı için 2 n sayıda giriş hattı varsa hangi girişin seçileceğini belirleyen n kadar seçme hattı vardır. ata Select ata Output Inputs S 1 S 0 Y 0 0 0 0 1 1 1 0 2 1 1 3 ata Seçme ata Girişleri S 1 S 0 0 1 2 3 4x1 MUX Y ata Çıkışı Şekil 6.23 azı durumlarda kod çözücülerde olduğu gibi Multiplexler içinde çalışmayı kontrol eden bir yetkilendirme (enable) girişi bulunabilir. Multiplex (çoğullayıcı) ancak yetkilendirildiğinde çoğullama işlemini gerçekleştirir. Yetkilendirme girişi, iki veya daha fazla sayıda Multiplex in birleştirilerek daha çok sayıda girişli bir sayısal çoğullayıcının elde edilmesinde kullanılır.şağıda yetki girişli bir Multilex olan 4051 entegresinin doğruluk tablosu ve Lojik sembolü verilmiştir. Yetkilendirme girişi Inhibit (INH) olarak adlandırılmıştır. 13 14 15 12 1 5 2 4 6 11 10 9 X0 X1 X2 X3 X4 X5 X6 X7 INH 8x1 MUX 4051 X 3 Input States INH X 0 0 0 0 X 0 0 0 0 1 X 1 0 0 1 0 X 2 0 0 1 1 X 3 0 1 0 0 X 4 0 1 0 1 X 5 0 1 1 0 X 6 Şekil 6.24 0 1 1 1 X 7 1 X X X * Output 147
6.5 EMULTIPLEXLER(İLGİ ĞITIILR-T ISTRIUTORS) emultiplex (ilgi ağıtıcı) tek bir hattan bilgi alan ve bu bilgiyi olası 2 n sayıda çıkış hattından birisi üzerinden ileten bir devredir.elli bir çıkış hattının şeçimi n kadar çıkış hattının durumları tarafından kontrol edilir. şağıda iki seçme hattı ve dört çıkış hattı olan bir EMUX un doğruluk tablosu ve lojik sembolü verilmektedir. S 1 S 0 in 1x4 EMU X 0 1 2 3 S 1 S 0 0 1 2 3 0 0 in 0 0 0 0 1 0 in 0 0 1 0 0 0 in 0 Şekil 6.25 1 1 0 0 0 in 6.6. ENOER (KOLYIILR) Kodlayıcı devre (encoder circuit ) kod çözücü devrenin tersi işlemi yapar. u devreler, decimal veya bilinen klasik şekillerdeki bilgileri sayısal devrelerin işlem yapabileceği şekle dönüştürürler. ir kodlayıcının (encoder) 2 n (yada daha az) giriş hattı ve n sayıda çıkış hattı üretir. 148
6.6.1. EİML- ENOER ecimal encoder girişindeki decimal bilgiyi kodlayarak kod karşılığını dört çıkışta gösterir. şağıda 10x4 encoder lojik sembolü ve doğruluk tablosu verilmiştir. Kodu ecimal Girişler 0 /E 1 2 3 3 4 2 5 1 Çıkışlar 6 0 7 8 9 Şekil 6.26 ecimal igit 3 2 1 0 0 0 0 0 0 1 0 0 0 1 2 0 0 1 0 3 0 0 1 1 4 0 1 0 0 5 0 1 0 1 6 0 1 1 0 7 0 1 1 1 8 1 0 0 0 9 1 0 0 1 Çıkışları Lojik ifade doğruluk tablosundan yazmak istersek; 3 = 8 + 9 2 = 4 + 5 + 6 + 7 1 = 2 + 3 + 6 + 7 0 = 1 + 3 + 5 + 7 + 9 şağıda ecimal- Encoder in Lojik diyagramı verilmiştir. 149
1 2 3 0 1 4 5 6 7 8 9 2 3 Şekil 6.27 6.6.2 EİML- ÖNELİKLİ KOLYII (PRIORITY ENOER) ecimal- öncelikli kodlayıcı(priorty Encoder) girişindeki öncelik sırasına bağlı olarak kodlama yapan devre elemanlarıdır.yüksek sayılı girişten itibaren öncelik sırası verilmiştir. şağıda 74147 ecimal- öncelikli kodlayıcının doğruluk tablosu ve Lojik sembolü verilmiştir. GİRİŞLER ÇIKIŞLR IN 1 IN 2 IN 3 IN 4 IN 5 IN 6 IN 7 IN 8 IN 9 1 1 1 1 1 1 1 1 1 1 1 1 1 X X X X X X X X 0 0 1 1 0 X X X X X X X 0 1 0 1 1 1 X X X X X X 0 1 1 1 0 0 0 X X X X X 0 1 1 1 1 0 0 1 X X X X 0 1 1 1 1 1 0 1 0 X X X 0 1 1 1 1 1 1 0 1 1 X X 0 1 1 1 1 1 1 1 1 0 0 X 0 1 1 1 1 1 1 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 1 1 0 150
11 12 13 1 2 3 4 5 10 IN1 IN2 IN3 IN4 IN5 IN6 IN7 IN8 IN9 9 7 6 14 74147 Şekil 6.28 Yukarıdaki doğruluk tablosu yardımıyla kodlayıcının çalışması anlaşılabilinir. Eğer öncelikli girişlerden birisine Lojik-0 gelmişsse diğer girişlerin durumuna bakılmaksızın girişin değillenmiş kod karşılığı gösterilir. Örneğin IN6 girişine gelen Lojik-0 ile daha az öncelikli girişlerin durumları önemsiz olur. şağıda ecimal- öncelikli kodlayıcı ile yapılmış basit bir on tuşlu klavye uygulaması verilmiştir. Encoderin bütün girişler pull-up dirençleri ile Lojik-1 e çekilmiştir. Klavyedeki herhangi bir tuşa basılması ile ilgili giriş Lojik-0 a çekilir ve girişteki ecimal değerin terslenmiş kod karşılığı Çıkışlarında verilecektir. Not: Klavyedeki hiçbir tuşa basılmaması veya hiçbir girişe bağlı olmayan 0 nolu tuşa basılması ile girişlerde bir değişiklik olmayacak ve çıkışta 0 rakamının terslenmiş kod karşılığı verilecektir. 151
+Vcc 7 8 9 4 5 6 IN1 IN2 IN3 IN4 IN5 IN6 IN7 IN8 IN9 ÇIKIŞLR 74147 1 2 3 ağlı değil(no onnection) 0 Şekil 6.29 6.7 PRITY GENRTORS/ HEKERS Sayısal sistemlerin birbirleri ile haberleşmesi sırasında iletilen bilginin değişmesi oldukça sıklıkla karşılaşılan bir konudur. ilgi değişimlerini kontrol edebilmek ve gönderilen bilginin doğruluğunu kontrol etmek amacı ile Parity Kodu (Hata Tesbit ) kodları ortaya çıkmıştır. 152
Veriye özel bir bit ekleme yöntemi ile veri tümleştirme sağlanabilir. Fazladan eklenen eşlik biti (parity bit)i verilen kod kelimesindeki hatanın bulunmasını sağlayacaktır. asit bir eşlik bitinin kodlanması tek yada çift taban üzerine yapılır. Tek eşlik bitinde veri içindeki 1 lerin sayısı tek, çift eşlik bitinde ise 1 lerin sayısı çifttir. ecimal Gönderilecek Tek Eşlik iti Çift Eşlik iti Sayı ilgi 0 0000 1 0 1 0001 0 1 2 0010 0 1 3 0011 1 0 4 0100 0 1 5 0101 1 0 6 0110 1 0 7 0111 0 1 8 1000 0 1 9 1001 1 0 10 1010 0 1 11 1011 0 1 12 1100 1 0 13 1101 0 1 14 1110 0 1 15 1111 1 0 Tablo 2.11 Not: Tek eşlik biti ile çift eşlik bitinin birbirinin tümleyeni olduğu tablodan görülmelidir. Sayısal devreler için parıty biti üreten devrelere parity genarator adı verilir. şağıda 74180 On-it parity genarator/ checker entegresinin doğruluk tablosu ve lojik sembolü verilmiştir. 153
EVEN O E F G H 74180 EVEN O -H içindeki Σ 1 sayısı GİRİŞLER EVEN (ÇİFT) O (TEK) ÇIKIŞLR Σ EVEN ΣO ÇİFT(EVEN) 1 0 1 0 TEK (O) 1 0 0 1 ÇİFT(EVEN) 0 1 0 1 TEK (O) 0 1 1 0 X 1 1 0 0 X 0 0 1 1 Şekil 6.30 154