KENAR TETİKLEMELİ D FLİP-FLOP

Ebat: px

Şu sayfadan göstermeyi başlat:

Download "KENAR TETİKLEMELİ D FLİP-FLOP"

Batur Turk
10 yıl önce
İzleme sayısı:

1 Karadeniz Teknik Üniversitesi Bilgisaar Mühendisliği Bölümü Saısal Tasarım Laboratuarı KENAR TETİKLEMELİ FLİP-FLOP 1. SR Flip-Flop tan Kenar Tetiklemeli FF a Geçiş FF lar girişlere ugulanan lojik değerlere göre durum değiştiren, geribeslemeli lojik devrelerdir. En basit FF Set-Reset (SR) FF udur. evre apısı, doğruluk tablosu ve zamanlama diagramı Şekil-1.1 de gösterilmiştir. S S S R L L izin verilmez R R X L H H H L L H H X Şekil-1.1 Basit SR FF Şekil-1.1 deki devrede S ve R girişleri anı anda üksek olduğunda çıkış bir önceki durumunu korur. S alçak, R üksek olduğunda çıkış setlenir (=1). S üksek, R alçak olduğunda çıkış resetlenir (=0). S ve R nin anı anda alçak seviede bulunması durumunda ve lojik-1 olur. FF larda ve daima birbirlerinin tersi olarak düşünüldüğünden bu istenmeen bir durumdur. Bu sebeple S=0, R=0 durumuna izin verilmez. Basit SR FF ta girişlerden biri değiştiği anda çıkış etkilenir. aha karmaşık devrelerde, kullanılan elemanlar arasındaki senkronizasonu sağlamak için, FF girişlerinin çıkışı belirli zaman aralıklarında etkilemesi istenir. Bu ise devree bir saat girişi eklenerek sağlanabilir. S R Şekil-1.2 Latch Mode SR FF Bu devrede girişi alçak olduğu sürece S ve R deki değişmelerin FF u etkilemesine izin verilmez. üksek olduğunda ise devre basit SR FF doğruluk tablosunu gerçekler. Bu devre latchmode SR FF olarak adlandırılır. Şekil-1.2 deki latch mode SR FF dan latch mode FF elde edilebilir. Şekil-1.3 te gösterildiği gibi bu FF un data () ve saat () olmak üzere iki girişi vardır. çıkışı saatin üksek seviesi süresince girişine eşittir. Saatin düşük seviesinde ise, üksek durumdaki en son girişi çıkışta 1

evre apısı, doğruluk tablosu ve zamanlama diagramı Şekil-1.1 de gösterilmiştir. S S S R L L izin verilmez R R X L H H H L L H H X Şekil-1.1 Basit SR FF Şekil-1.

2 korunur. nin seviesine bakılarak nin FF u etkilemesine izin verildiğinden bu FF a sevie tetiklemeli FF da denilir. Şekil-1.3 Latch Mode FF Şekil-1.3 teki devrede, saat üksek iken ve deki değerler daima birbirlerinin tersi olacağından, Şekil-1.3 teki devrede değişiklik apılarak Şekil-1.4 te anı özellikteki devre elde edilebilir. Şekil-1.4 Latch Mode FF girişi alnızca saat işaretinin ükselen vea düşen kenarında çıkışa aktarılırsa bu FF kenar tetiklemeli FF udur. Şekil-1.4 ten kenar tetiklemeli FF unu elde etmee çalışalım. Şekil-1.4 teki devrede alçak olduğu sürece ve lojik-1 olur ve bir önceki değerini korur. alçaktan ükseğe geçtikten kısa bir süre sonra ve farklı eni değerler alır. Bu kısa sürede, ani tetikleme anında =1, =1 ve =1 değerlerini alır. Bu tetikleme anında i çıkışa aktaran ve diğer anlarda nin i etkilemesini önleen ek bir lojik düzenek oluşturarak FF kenar tetiklemeli apılabilir. Bu ek lojik düzenek için doğruluk tablosu şu şekilde oluşturulabilir. =0 için ve de değişiklik olamaacağından inceleme =1 için apılacaktır. w w Şekil-1.5 Kenar Tetiklemelie Geçiş evresi 1. Bölge 2. Bölge 2

3 teki devrede değişiklik apılarak Şekil-1.4 te anı özellikteki devre elde edilebilir. Şekil-1.4 Latch Mode FF girişi alnızca saat işaretinin ükselen vea düşen kenarında çıkışa aktarılırsa bu FF kenar tetiklemeli FF udur.

3 Şekil-1.5 teki devrenin doğruluk tablosunda 2. bölge tetikleme anındaki kombinasonları içerir. Bu bölgede nin çıkışa aktarılması için w, girişine eşit olmalıdır. oğruluk tablosunda 1. bölgede iken in eski değeri korunmalıdır. Bu da w nun, in tersi olarak alınmasıla sağlanabilir w =.+ w = ((.).) Şekil-1.6 Ek Lojik evre iagram ve Şekli oğruluk tablosundan elde edilen ek devre Şekil-1.6 da görülmektedir. Ek devre ile Şekil- 1.5 teki devre eniden düzenlenirse Şekil-1.7 deki kenar tetiklemeli FF u elde edilmiş olur. Şekil-1.7 deki devrede daha önce belirtilen tetikleme anında (=1, =1, =1) in eni değeri oluşmadan önce =0 olur ve çıkış resetlenir. =0 ise, çıkış zaten resetlenecekti. =1 için =1 olması sağlanarak resetleme durumu önlenmelidir. Bu, i üreten kapıa nin tersi girilerek gerçeklenebilir. Bu bağlantı Şekil-1.8 de gösterilmiştir. w Şekil-1.7 Kritik urumlu Kenar Tetiklemeli FF z Şekil-1.8 Kenar Tetiklemeli FF 3

6 Ek Lojik evre iagram ve Şekli oğruluk tablosundan elde edilen ek devre Şekil-1.6 da görülmektedir. Ek devre ile Şekil- 1.5 teki devre eniden düzenlenirse Şekil-1.

4 2. Ana Modlu evre Tasarım Yöntemile Kenar Tetiklemeli FF Tasarımı Kenar tetiklemeli FF ana modlu ardışıl devre tasarım tekniği ile de gerçeklenebilir. Bilindiği üzere, bu devre tasarım önteminde ilk önce ve girişlerinde medana gelebilecek olası tüm değşiklikleri içeren ilkel akış tablosu düzenlenmelidir Şekil-2.1 Kenar Tetiklemeli FF için ilkel akış tablosu evrenin başlangıçta sıfır çıkışını veren 1 kararlı durumunda olduğunu varsaalım. girişi sıfır iken, girişi lojik-1 e geçtiğinde çıkış lojik-0 olmalıdır. Bu da 2 kararlı durumuna geçmek demektir. Eğer den önce lojik-1 olursa devre 3 kararlı durumuna geçer. 3 durumunda, nin 0-1 geçişi 5 durumuna geçişi sağlaacaktır. Bu şekilde devam edilirse olası tüm değişimler için ilkel akış tablosu kurulmuş olur. Şekil-2.1 deki ilkel akış tablosundan merger diagramı ardımıla Şekil-2.2 deki minimum akış tablosu oluşturulur (1, 2, 4) 3 (3) (5, 6, 8) 7 (7) a b c d Şekil-2.2 Merger diagramı ve minimum akış tablosu urum ataması apılarak Şekil-2.3 teki geçiş diagramı elde edilir Şekil-2.3 Tamamlanmış geçiş tablosu 4

1 3-2 0 1-4 2 0 1 3 5-0 - 3 4 2 0-8 5 6 1 7-5 6 1 7 8-2 1 7 8 5-1 Şekil-2.

5 gibidir. Şekil-2.3 teki tablodan Y 1 ve Y 0 ın elde edilebilmesi için Karnaugh diagramı Şekil-2.4 teki * * Y * Y 0 Şekil-2.4 Y 1 ve Y 0 için Karnaugh iagramları Karnaugh diagramından elde edilen Y 1 ve Y 0 ifadeleri şöledir; Y= + + Y = Bu ifadeler NAN lojik mantığına çevrilirse; Y = + ( + ) Y = + ( + ) = ( + ) = ( + ) = () = ( ) Tamamlanmış geçiş tablosundan çıkış ifadesinin Y 1 e eşit olduğu kolaca görülebilir. Yani, Z=Y 1 dir. Elde edilen sonuçlara göre çizilen devre Şekil-2.5 te verilmiştir. evrenin daha ekonomik hale getirilmesi, 3 numaralı kapı girişindeki 0 terimini elde etmek için NOT kapısı kullanmak erine 2 numaralı kapı çıkışını kullanmakla sağlanabilir. Oluşacak eni devre Şekil-2.6 daki gibidir. Y 0 Y 1 Şekil-2.5 Bulunan evre 5

4 Y 1 ve Y 0 için Karnaugh iagramları Karnaugh diagramından elde edilen Y 1 ve Y 0 ifadeleri şöledir; Y= + + Y = + + 1 1 0 1 0 0 0 0 Bu ifadeler NAN lojik mantığına çevrilirse; Y = + ( + ) Y = + ( +

6 Y 0 Y 1 Y 2 Şekil-2.6 NOT Kapısız Yeni evre Şekil-2.6 daki devre için Y 1 ifadesi eniden azılırsa; Y = Bu ifadenin Karnaugh diagramı incelendiğinde statik risk olduğu görülür. Şekil-2.7 Yeni Y 1 İfadesi için Karnaugh iagramı Buradaki statik riski ortadan kaldırmak için eni bir ikincil değişken Y 2 tanımlanırsa denklemler basitleşir ve statik risk problemini çözmek kolalaşır. Eşitlikler eniden düzenlenirse; Y = Y = Y = ifadeleri elde edilir. Bu ifadeler incelendiğinde sadece Y 2 ifadesinde riskin var olduğu görülür. Bu üzden Y 2 nin Karnaugh diagramı eniden oluşturulmalıdır. Bunun için de eni devrenin geçiş tablosunu tekrar oluşturmak gerekir (a) Şekil-2.8 a) Yeni devre için geçiş tablosu b) Y 2 nin Karnaugh iagramı (b) 6

6 daki devre için Y 1 ifadesi eniden azılırsa; Y = + + 1 0 1 0 1 Bu ifadenin Karnaugh diagramı incelendiğinde statik risk olduğu görülür. Şekil-2.

7 Şekil-2.8.b de de gösterilen 0 teriminin ilavesile statik risk önlenebilir. Fakat bu terim ek bir donanım gerektirir. Statik-risk devre kararlı bir durumdan anı satırdaki başka bir kararlı duruma geçerken medana geldiğinden alnız buradaki 1 grupları birleştirilecektir. Bu geçiş anı Şekil- 2.8.a da gösterilen a dan b e geçiştir. Risk problemini ortadan kaldırmak için alnız taranmış bölgedeki 1 lerin birleştirilmesi eterlidir. Oluşacak terim 2 dir. Bu terim eklenirse statik risk ortadan kalkar ve durum tablosunda (,, 2, 1, 0 )=(1,1,1,1,0) durumunda (Y 2,Y 1,Y 0 )=(0,1,1) durumu (1,1,1) e değişir ve (1,1,1,0,0) durumunda ise (0,0,1) durumu (1,0,1) e değişir. Bu durumlar kararlı değillerdir, arıca arışa (race) sebep olacak bir çevrim (ccle) içinde bulunmadıklarından bir fark medana getirmezler. Bu nedenle Y 2 e 2 terimini ekleecek Şekil-1.8 deki z bağlantısının apılmasında hiç bir sakınca oktur. enein Yapılışı 1. Şekil-1.2 deki latch-mode SR FF devresini kurunuz ve girişlerine ugulanan işaretlere göre çıkış şekillerini elde ediniz. 2. enein 1. aşamasındaki işaretleri Şekil-1.3 teki latch mode FF a ugulaınız ve çıkış şekillerini elde ediniz. 3. Anı işaretleri Şekil-1.8 deki nihai devree ugulaınız. 4. Teorik olarak kenar tetiklemeli FF tasarımını anlaıp, başka tür FF ların tasarımını apabilecek bilgii edininiz. 5. Master-slave FF kavramını anlaıp düşen kenarda tetiklenen bir FF elde ediniz. 6. Latch mode FF a spike (anlık darbe) üreten bir bağlantı aparak sonucu gözlemleiniz. ene Soruları 1. Latch mode FF lar ile kenar tetiklemeli FF lar arasındaki fark nedir (çalışma önünden)? 2. Şekil-1.5 te verilen tablodaki 1. Ve 2. Bölge kavramları nei ifade etmektedir? Zaman çizelgesinde gösteriniz. 3. Şekil-2.7 de gösterilen risk durumu için neden 1 0 bağlantısı apılmamaktadır? 4. Şekil-2.8 de 2 bağlantısının eklenmesinin amacı nedir? Bu ekleme ile risk durumu kalkar mı? 5. Ana modlu ardışıl devre tasarımı öntemlerile düşen kenarda tetiklenen FF tasarlaınız. 6. Mastes-slave FF ların çalışma mantığı nasıldır? Araştırınız. 7. Spike (anlık darbe) üreten bir devrei temel lojik elemanları kullanarak nasıl üretebiliriz? 7

a da gösterilen a dan b e geçiştir. Risk problemini ortadan kaldırmak için alnız taranmış bölgedeki 1 lerin birleştirilmesi eterlidir. Oluşacak terim 2 dir.

Benzer belgeler

Bölüm 4 Ardışıl Lojik Devre Deneyleri

Bölüm 4 Ardışıl Lojik Devre Deneyleri DENEY 4-1 Flip-Floplar DENEYİN AMACI 1. Kombinasyonel ve ardışıl lojik devreler arasındaki farkları ve çeşitli bellek birimi uygulamalarını anlamak. 2. Çeşitli flip-flop