(I) şimdiki. durum (S) belleği. saat. girşi

Benzer belgeler
Ders Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans:

Y.Doç.Dr.Tuncay UZUN 6. Ardışıl Lojik Devreler 2. Kombinezonsal devre. Bellek. Bellek nedir? Bir bellek şu üç önemli özelliği sağlamalıdır:

Bir devrede bellek elemanı olarak kullanılmak üzere tutucuları inceledik.

Bir devrede bellek elemanı olarak kullanılmak üzere latch leri inceledik.

ARDIŞIL DEVRELER (Sequential Circuits)

Ardışıl Devre Sentezi (Sequential Circuit Design)

Teorik Bilgi DENEY 7: ASENKRON VE SENKRON SAYICILAR

ARDIŞIL DEVRELER SENKRON ARDIŞIL DEVRELER

Deney 2: Flip-Floplar

Bölüm 7 Ardışıl Lojik Devreler

SEVİYE MODLU ARDIŞIL DEVRELER 1- GENEL TANITIM. KTÜ Mühendislik Fakültesi Bilgisayar Mühendisliği Bölümü Sayısal Tasarım Laboratuarı

Bölüm 4 Ardışıl Lojik Devre Deneyleri

Temel Flip-Flop ve Saklayıcı Yapıları. Mikroişlemciler ve Mikrobilgisayarlar

1. Sayıcıların çalışma prensiplerini ve JK flip-floplarla nasıl gerçekleştirileceğini anlamak. 2. Asenkron ve senkron sayıcıları incelemek.

18. FLİP FLOP LAR (FLIP FLOPS)

BÖLÜM 2 SAYI SİSTEMLERİ

BÖLÜM 9 (COUNTERS) SAYICILAR SAYISAL ELEKTRONİK. Bu bölümde aşağıdaki konular anlatılacaktır

ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY RAPORU. Deney No: 3 FF Devreleri

Sayıcılar n bitlik bir bilgiyi tutmanın yanısıra her saat çevriminde tuttukları değeri artıran veya azaltan ardışıl devrelerdir.

ANKARA ÜNİVERSİTESİ GAMA MESLEK YÜKSEKOULU

SAYISAL DEVRELER. İTÜ Bilgisayar Mühendisliği Bölümündeki donanım derslerinin bağlantıları

BÖLÜM 8 MANDAL(LATCH) VE FLİP-FLOPLAR SAYISAL ELEKTRONİK. Bu bölümde aşağıdaki konular anlatılacaktır

T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ

ARDIŞIL DEVRELER. Çıkışlar. Kombinezonsal devre. Girişler. Bellek

Deney 3: Asenkron Sayıcılar

DENEY 6: FLİP-FLOP (BELLEK) DEVRESİ UYGULAMALARI

DOĞRULUK TABLOLARI (TRUTH TABLE)

SAYICILAR (COUNTERS) ASENKRON SAYICILAR 2 BİT ASENKRON SAYICI

İÇİNDEKİLER. 1-1 Lojik ve Anahtara Giriş Lojik Kapı Devreleri... 9

TURGUT ÖZAL ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ MANTIK DEVRELERİ LABORATUARI. Deney 5 Flip Flop Devreleri

SAYI SİSTEMLERİ ve BOOLE CEBİRİ 1+1=1 ÖĞR.GÖR. GÜNAY TEMÜR - TEKNOLOJİ F. / BİLGİSAYAR MÜH.

DENEY 2- Sayıcılar. 1. Sayıcıların prensiplerinin ve sayıcıların JK flip-flopları ile nasıl gerçeklendiklerinin incelenmesi.

SAYISAL ELEKTRONİK. Ege Üniversitesi Ege MYO Mekatronik Programı

DENEY 8- Flip Flop ve Uygulamaları. Amaç: - Flip Flop çalışma mantığını kavramak

Dr. Feza BUZLUCA İstanbul Teknik Üniversitesi Bilgisayar Mühendisliği Bölümü

BLG311 Biçimsel Diller ve Otomatlar

Bölüm 4 Ardışıl Lojik Devre Deneyleri

DERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi

Mantık Devreleri Laboratuarı

DENEY 5 RS FLİP-FLOP DENEYLERİ

Zaman Diyagramları (Timing Diagrams) A B C AB. Propagasyon Gecikmesi (Propagation Delay)

Lojik Fonksiyonların Yalınlaştırılması (İndirgenmesi) F(A, B, C)= Σm(1,3,5,6,7) : 1. kanonik açılım = A'B'C + A'BC + AB'C + ABC' + ABC A B C F F= AB+C

7.Yazmaçlar (Registers), Sayıcılar (Counters)

Deney 6: Ring (Halka) ve Johnson Sayıcılar

Lojik Fonksiyonların Yalınlaştırılması (İndirgenmesi)

Elektroniğe Giriş 1.1

Deney 6: Ardışıl Devre Analizi

Bu deney çalışmasında kombinasyonel lojik devrelerden decoder incelenecektir.

Deney 5: Shift Register(Kaydırmalı Kaydedici)

BÖLÜM 9 - SENKRON SIRALI / ARDIŞIL MANTIK DEVRELERİ (SYNCHRONOUS SEQUENTİAL LOGİC)

DENEY 2- Sayıcılar ve Kaydırmalı Kaydediciler

T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ

BSE 207 Mantık Devreleri Lojik Kapılar ve Lojik Devreler (Logic Gates And Logic Circuits)

Ders hakkında" İletişim" Bu derste" Bellek" 12/3/12. BBM 231 Zamanuyumlu dizisel devreler (synchronous sequential logic)"

BLM 221 MANTIK DEVRELERİ

İSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU

KENAR TETİKLEMELİ D FLİP-FLOP

Deney 1: Saat darbesi üretici devresi

ROM ve PLD lerle ARDIŞIL DEVRE TASARIMI

MANTIK DEVRELERİ HALL, 2002) (SAYISAL TASARIM, ÇEVİRİ, LITERATUR YAYINCILIK) DIGITAL DESIGN PRICIPLES & PRACTICES (3. EDITION, PRENTICE HALL, 2001)

İSTANBUL TEKNİK ÜNİVERSİTESİ BİLGİSAYAR MÜHENDİSLİĞİ BÖLÜMÜ LOJİK DEVRELERİ LABORATUVARI DENEY RAPORU : ARDIŞIL DEVRE TASARIMI

EEM122SAYISAL MANTIK SAYICILAR. Elektrik Elektronik Mühendisliği Yrd. Doç. Dr. Hüseyin Sağkol

BOOLEAN İŞLEMLERİ Boolean matematiği sayısal sistemlerin analizinde ve anlaşılmasında kullanılan temel sistemdir.

ELK2016 SAYISAL TASARIM DERSİ LABORATUVARI DENEY NO: 4 DENEYİN ADI: JK, RS, T VE D TİPİ FLİP-FLOPLARIN İNCELENMESİ

TEMEL BİLGİSAYAR BİLİMLERİ. Programcılık, problem çözme ve algoritma oluşturma

Ders İçerik Bilgisi. Karmaşık Sistemlerin Tek Bir Transfer Fonksiyonuna İndirgenmesi

SAYISAL TASARIM. Ege Üniversitesi Ege MYO Mekatronik Programı

Proje Teslimi: güz yarıyılı ikinci ders haftasında teslim edilecektir.

İzostatik Sistemlerin Hareketli Yüklere Göre Hesabı

Her bir kapının girişine sinyal verilmesi zamanı ile çıkışın alınması zamanı arasında çok kısa da olsa fark bulunmaktadır -> kapı gecikmesi

OTOMATİK KONTROL SİSTEMLERİ İŞARET AKIŞ DİYAGRAMLARI SIGNAL FLOW GRAPH

Kontrol Sistemlerinin Analizi

DERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi

Deney 4: 555 Entegresi Uygulamaları

KONU 4: DOĞRUSAL PROGRAMLAMA MODELİ İÇİN ÇÖZÜM YÖNTEMLERİ I

3.2. DP Modellerinin Simpleks Yöntem ile Çözümü Primal Simpleks Yöntem

BÖLÜM 10 KAYDEDİCİLER (REGİSTERS) SAYISAL TASARIM. Bu bölümde aşağıdaki konular anlatılacaktır

T.C. İstanbul Medeniyet Üniversitesi Mühendislik ve Doğa Bilimleri Fakültesi Elektrik-Elektronik Mühendisliği Bölümü

Ders Adı Kodu Yarıyılı T+U Saati Ulusal Kredisi AKTS

Genel Graf Üzerinde Mutlak 1-merkez

OTOMATİK KONTROL SİSTEMLERİ İŞARET AKIŞ DİYAGRAMLARI SIGNAL FLOW GRAPH

NECMETTİN ERBAKAN ÜNİVERSİTESİ MÜHENDİSLİK MİMARLIK FAKÜLTESİ ELEKTRİK-ELEKTRONİK MÜHENDİSLİĞİ BÖLÜMÜ SAYISAL DEVRE TASARIMI LABORATUVARI DENEY FÖYÜ

DERS NOTLARI. Yard. Doç. Dr. Namık AKÇAY İstanbul Üniversitesi Fen Fakültesi

Algoritmanın Hazırlanması

T.C. ERCİYES ÜNİVERSİTESİ MÜHENDİSLİK FAKÜLTESİ MEKATRONİK MÜHENDİSLİĞİ BÖLÜMÜ ELEKTRONİK SİSTEMLER LABORATUVARI 1

FORMEL DİLLER VE SOYUT MAKİNALAR. Hafta 2

KAYNAK KİTAP: 1-DIGITAL DESIGN PRINCIPLES & PRACTICES PRINCIPLES & PRACTICES PRINCIPLES & PRACTICES. PRENTICE HALL. Yazar: JOHN F.

ÇÖZÜMLER İSABET YAYINLARI. Ders 19. Devre Elemanlarının Sembollerle Gösterimi. Derse Hazırlık. İsabetli Bilgi. Devre Elemanı Görseli Sembolü

Boole Cebri. (Boolean Algebra)

BİLGİSAYAR MİMARİSİ. << Bus Yapısı >> Özer Çelik Matematik-Bilgisayar Bölümü

TEKNOLOJİ FAKÜLTESİ ELEKTRİK ELEKTRONİK MÜHENDİSLİĞİ EET-206 SAYISAL ELEKTRONİK - II LABORATUVARI

ARDIŞIL DEVRELER FLIP FLOP (İKİLİ DEVRELER)

BİÇİMSEL DİLLER VE OTOMATLAR

Yazılan programın simülasyonu için; (A<B), (A>B) ve (A=B) durumunu sağlayacak 2 şer tane değeri girerek modelsimde oluşan sonuçları çiziniz.

6. Fiziksel gerçeklemede elde edilen sonuç fonksiyonlara ilişkin lojik devre şeması çizilir.

BBM 231 Zamanuyumlu dizisel devreler (synchronous sequential logic)" Hacettepe Üniversitesi Bilgisayar Müh. Bölümü

ENSTİTÜ/FAKÜLTE/YÜKSEKOKUL ve PROGRAM: MÜHENDİSLİK FAKÜLTESİ-ELEKTRIK-ELEKTRONIK MÜHENDİSLİĞİ BÖLÜMÜ DERS BİLGİLERİ. Adı Kodu Dili Türü Yarıyıl

Yrd.Doç.Dr. Celal Murat KANDEMİR

T.C. KOCAELİ ÜNİVERSİTESİ TEKNOLOJİ FAKÜLTESİ BİLİŞİM SİSTEMLERİ MÜHENDİSLİĞİ

Transkript:

ers Notlarının Creative Commons lisansı Feza BUZLUCA ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/ Eşzamanlı (Senkron) Ardışıl evreler (Synchronous Sequential Circuits) Ardışıl (sequential) devrelerde çıkış değeri, hem girişlerden gelen değerlere hem de devrenin "una" bağlıdır. Sonlu lu makine (finite machine) modeline göre oluşturulan bu devrelerde bilgileri belleklerde (flip-floplarda) tutulur. Tüm flip-floplar aynı saat işareti ile eşzamanlı tetiklenirler (senkron). Buna göre makine sadece saat işaretinin etkin geçişlerinde değiştirebilir. Eşzamanlı ardışıl devreler iki farklı modele göre tasarlanabilir. a) Mealy Modeli (George H. Mealy, bilgisayar bilimleri, AB) Bu modelde çıkışlar hem o andaki girişlerin hem de o andaki un fonksiyonudur. girişler (I) şimdiki (S) sonraki lojiği F flip-flop sürme sonraki belirleme belleği saat girşi (I) şimdiki (S) çıkış lojiği G çıkışlar (O) O = G(S,I) saat işareti 2000-2013 rd.oç.r. Feza BUZLUCA 7.1 b) Moore Modeli Edward Forrest Moore (1925-2003) Matematik, bilgisayar bilimleri, AB Bu modelde çıkışlar sadece ların bir fonksiyonudur. Girişlerdeki değerler sadece sonraki u belirler. urum bilgisi de çıkıştaki değeri belirler. girişler (I) şimdiki (S) sonraki lojiği F flip-flop sürme sonraki belirleme belleği saat girşi şimdiki (S) çıkış lojiği G çıkışlar (O) O = G(S) saat işareti Bir modele göre tasarlanmış olan bir devreyi diğer modele dönüştürmek mümkündür. Bir çok devreyi hem Mealy hem de Moore modeline göre tasarlamak mümkündür. 2000-2013 rd.oç.r. Feza BUZLUCA 7.2

Eşzamanlı ardışıl devrelerin çözümlenmesi (Analiz) Bir ardışıl devrenin tasarlanıp gerçeklenmesi konusundan önce tasarlanmış olan bir devrenin nasıl çözümleneceği incelenecektir. Hatırlatma: Mealy modelinde bir devrenin gerçeklenmesi aşağıda gösterilmiş olan F (sonraki ) ve G (çıkış) fonksiyonlarının gerçeklenmesi anlamına gelmektedir. (Bkz. 7.1) S + = F(S,I) S: Şimdiki lar (urum), S + : Sonraki lar O = G(S,I) I: Girişler (Input), O : Çıkışlar (Çıkış) Bir ardışıl devrenin çözümlenmesi (analiz edilmesi) demek, F ve G fonksiyonları şeklinde verilmiş bir devrenin "ne yaptığının" belirlenmesi demektir. Çözümleme 3 adımdan oluşur: 1. evrenin çiziminden F (sonraki ) ve G (çıkış) fonksiyonlarının ifadeleri bulunur. 2. F ve G fonksiyonları kullanılarak olası tüm girişler ve şimdiki lar için makinenin hangi lara geçeceği (sonraki lar) ve hangi çıkışları üreteceği bir tablo halinde yazılır. Bu tabloya /çıkış tablosu denir. 3. Makinenin işlevini daha iyi görebilmek için geçişlerini ve çıkışları grafik olarak gösteren geçiş diyagramı çizilir. 2000-2013 rd.oç.r. Feza BUZLUCA 7.3 Sonraki urumların Bulunması: F fonksiyonu, flip-flopların girişlerine gelecek olan sürücü değerleri belirler. Bu giriş değerleri ise bir saat darbesi sonra flip-flopun içeriğinin hangi değeri alacağını (sonraki u) belirler. Gelen giriş değerlerine göre flip-flopun içeriğinin nasıl değişeceğini hesaplamak için flip-flopların karakteristik fonksiyonlarını bilmek gerekir. Flip-flopların karakteristik fonksiyonları: SR FF: Q(t+1) = S + R' Q(t), SR=0 JK FF: Q(t+1) = J Q(t)' + K' Q(t) FF : Q(t+1) = T FF : Q(t+1) = T Q(t) 2000-2013 rd.oç.r. Feza BUZLUCA 7.4

Örnek: Aşağıda çizimi verilmiş olan eşzamanlı ardışıl devreyi çözümleyiniz. sonraki lojiği F belleği çıkış lojiği G çıkış giriş ' 0 flipflop sürme Q Q Z Mealy O=G(S,I) 1 Q Q ' saat işareti ' şimdiki S={(t),(t)} S + ={(t + ), (t + )} = ff(0,1) I={} O={Z} 2000-2013 rd.oç.r. Feza BUZLUCA 7.5 1. F fonksiyonunun ifadesi belirlenir. 0 = Q 0 ' + Q 0 ' 1 = Q 1 ' + Q 1 ' Q 0 + Q 1 Q 0 ' 2. Sonraki lar S + ={(t + ), (t + )} hesaplanır + = 0 ( tipi FF karakteristik fonksiyonu) + = 1 ( tipi FF karakteristik fonksiyonu) + = ' + ' + = ' + ' + ' 3. urum geçiş tablosu (urum transition table) oluşturulur. + + 0 1 00 00 01 01 01 10 10 10 11 11 11 00 Girişler Tabloyu daha anlaşılır hale getirmek için kodlarına simgeler karşı düşürülür. 00: A 01: B 10: C 11: S + S 0 1 A A B B B C C C A Sonraki Şimdiki urumlar urumlar S: Şimdiki S + : Sonraki ve : urum değişkenleri 2000-2013 rd.oç.r. Feza BUZLUCA 7.6

4. Çıkış fonksiyonunu G'nin ifadesi belirlenir. Z = (Mealy modeli, çünkü çıkış hem a hem de girişe bağlı) 5. urum/çıkış tablosu oluşturulur. S +,Z S 0 1 A A,0 B,0 B B,0 C,0 C C,0,0,0 A,1 Bu tablo sonlu lu makinenin davranışını göstermektedir. Bu davranış görsel olarak diyagramları ile de gösterilebilir. A B Tablonun Okunması: Makine A undayken girişten 1 gelirse çıkış 0 olur, saat işaretinden sonra makine B una geçer. Z=1 C Makinenin davranışının sözle ifade edilmesi: A u başlangıç u olarak ele alınıp diyagram incelendiğinde, bu devrenin girişine 4 ün katları kadar 1 geldiğinde devrenin çıkışının 1 olduğu, aksi larda ise 0 olduğu görülür. 2000-2013 rd.oç.r. Feza BUZLUCA 7.7 JK Flip-flopları ile tasarlanmış bir senkron ardışıl devrelerin çözümlenmesi Bir önceki örnekten farklı olarak, burada sonraki değerleri Q i + belirlenirken JK flip-flopunun karakteristik fonksiyonu kullanılacaktır. Hatırlatma: Q + = J Q' + K' Q Örnek: ' J 0 K 0 J Q K Q Q 0 Q 0 ' ' J 1 K 1 J Q K Q Q 1 Q 0 Q 1 Q 0 ' Q 1 ' Z Mealy O=G(S,I) 2000-2013 rd.oç.r. Feza BUZLUCA 7.8

1. Flip-flopların girişlerini süren F fonksiyonu: J0 = ' K0 = ' + J1 = + K1 = ' + ' 2. Sonraki lar S + ={(t + ), (t + ) } hesaplanır. + = J0 ' + K0' (JK tipi FF karakteristik fonksiyonu) + = ' ' + ( ' + )' + = ' ' + ' ' + ' ' + ' + = ' ' + ' ' + ' (sadeleştirme) + = J1 ' + K1' (JK tipi FF karakteristik fonksiyonu) + = ( + ) ' + ( ' + ' )' + = ' + ' + ' ' + ' ' + ' + + = ' + ' + + ' + ' ' (sadeleştirme) 3. Çıkış fonksiyonunun ifadesi belirlenir. Z = + ' ' 2000-2013 rd.oç.r. Feza BUZLUCA 7.9 urum/çıkış Tablosu: + +,Z 00 01 10 11 00 00,0 10,1 01,0 10,1 01 01,0 11,0 10,0 11,0 10 10,0 00,0 11,0 00,0 11 11,0 10,0 00,1 10,1 S +,Z S 00 01 10 11 A A,0 C,1 B,0 C,1 B B,0,0 C,0,0 C C,0 A,0,0 A,0,0 C,0 A,1 C,1 ' ' /0 ' ' /0 A /0 /1 C ' /0 ' /0 ' /0 /1 ' /0 ' /1 B /0 ' ' /0 ' ' /0 Bazı giriş simgelerinin anlamları: ' ' anlamı, =0 anlamı =Φ, =1 Aslında bu simge iki farklı giriş kombinezonuna karşı düşmektedir:, =1 and, =1 2000-2013 rd.oç.r. Feza BUZLUCA 7.10

Moore modeline göre tasarlanmış bir ardışıl devrenin çözümlenmesi: Önceki örneklerde çözümlenen devreler Mealy modeline göre tasarlanmıştı. Aşağıdaki örnekte verilen devre ise Moore modeline göre tasarlanmıştır. Görüldüğü gibi Z çıkışı sadece lara (,) bağlıdır. giriş ' 0 sürme Q Q çıkış Z Moore O=G(S) ' 1 Q Q ' saat işareti şimdiki 2000-2013 rd.oç.r. Feza BUZLUCA 7.11 Moore modeline göre tasarlanmış makinelerin çözümlenmesi Mealy modeli ile büyük ölçüde aynıdır. Sadece çıkış tablosu ve geçiş diyagramının oluşturulması farklıdır. 1. Flip-flopları süren F fonksiyonunun ifadesi belirlenir. 0 = ' + ' 1 = ' + ' + ' 2. Sonraki lar S + ={(t + ), (t + )} hesaplanır + = 0 + = 1 + = ' + ' + = ' + ' + ' 3. urum geçiş tablosu oluşturulur. + + 0 1 00 00 01 01 01 10 10 10 11 11 11 00 urum kodlarına simgeler karşı düşürülür. S + S 0 1 A A B B B C C C A S: Şimdiki S + : Sonraki ve : urum değişkenleri 2000-2013 rd.oç.r. Feza BUZLUCA 7.12

4. Çıkış fonksiyonunun ifadesi belirlenir. Z = (Moore modeli; çıkış sadece değişkenlerine bağlı) 5. urum/çıkış tablosu oluşturulur. S + S 0 1 Z A A B 0 B B C 0 C C 0 A 1 Moore modelinde çıkış sadece ların bir fonksiyonu olduğu için tablonun her satırına bir çıkış değeri yazılır. Bu değer, makinenin çıkışının, o satırdaki a gelindiğinde alacağı değerdir. A,0 B,0 Moore modelinde geçiş diyagramı çizilirken çıkış değerleri ların içine yazılır.,1 C,0 2000-2013 rd.oç.r. Feza BUZLUCA 7.13 Mealy ve Moore Modellerinde Çıkışların orumlanması Mealy ve Moore modellerinde çıkıştaki değerin hangi anda geçerli olacağı (çıkışın ne zaman örnekleneceği) farklılık göstermektedir. Mealy Modeli: Mealy modelinde çıkış girişlere de bağlı olduğundan girişteki değer değiştiği anda çıkıştaki değer de değişir. Buna göre Mealy modeli ile tasarlanan bir makine şu şekilde çalışır: 1. Girişlere (I) değer verilir. 2. Çıkışların değeri, giriş ve o andaki un bir fonksiyonu olarak belirlenir. O=G(S,I) 3. Saat işareti etkin olur. Örneğin çıkan kenar oluşur. 4. eni a geçilir. eni, girişin ve o andaki un fonksiyonu olarak belirlenir. S + =F(S,I) 2000-2013 rd.oç.r. Feza BUZLUCA 7.14

Örnek: anda geçiş diyagramı verilen ve Mealy modeline göre tasarlanmış olan ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir. urum Kodlaması: Q 1 Q 0 0 0 : A 0 1 : B 1 0 : C 1 1 : Z=1 A B C SAAT 0 0 URUM A A B C C C A A Z 0 0 Giriş değiştiği anda çıkış da değişmektedir. 2000-2013 rd.oç.r. Feza BUZLUCA 7.15 Moore Modeli: Moore modelinde çıkışın değeri sadece değişkenlerine bağlı olduğundan girişteki değerin değişimi çıkışı hemen etkilemez. Girişteki değerin çıkış üzerindeki etkisi ancak değiştikten sonra görülür. Buna göre Moore modeli ile tasarlanan bir makine şu şekilde çalışır: 1. Girişlere (I) değer verilir. 2. Saat işareti etkin olur. Örneğin çıkan kenar oluşur. 3. eni a geçilir. eni, girişin ve o andaki un fonksiyonu olarak belirlenir. S + =F(S,I) 4. Çıkışların değeri, yeni un bir fonksiyonu olarak belirlenir. O=G(S) Görüldüğü gibi bu modelde girişlerdeki değişimin çıkıştaki etkisi bir saat darbesi sonra görülür. 2000-2013 rd.oç.r. Feza BUZLUCA 7.16

Örnek: anda geçiş diyagramı verilen ve Moore modeline göre tasarlanmış olan ardışıl devrenin zamanlama diyagramı aşağıda gösterilmiştir. A,0 B,0,1 C,0 SAAT URUM A A B C C C A A Z Girişteki değişim çıkışı doğrudan etkilemez. 2000-2013 rd.oç.r. Feza BUZLUCA 7.17 Saat İşaretinin (Clock Signal) İşlevi ış Girişler I 0 -I m urum Q 0 -Q n F Sonraki lojiği (kombinezonsal) Flip-flopların girişleri 0 - n Flipfloplar Q 0 -Q n Bu devrenin propagasyon gecikmesi vardır. Çıkış değerleri her zaman geçerli değildir. Ayrıca (hazard) sorunları da oluşabilir. Saat işaretinin hızı (periyodu) F devresindeki en büyük gecikmeye (en uzun yol) göre belirlenir. Saat işareti etkin olmadan önce (örneğin çıkan kenar gelmeden önce) F devresi işini bitirmeli ve flip-flopların girişleri kararlı ve geçerli olmalı. F devresindeki olası kazalar da (hazards) saat işareti etkin olmadan önce sonlanmış olmalıdır. Ortak saat işareti Saat işareti etkin olduğunda (örneğin çıkan kenar) bu değerler kararlı ve geçerli olmalı Flip-flopların da iç gecikmeleri vardır. Kurma zamanı, tutma zamanı 2000-2013 rd.oç.r. Feza BUZLUCA 7.18

Saat işaretinin hızının (periyot) belirlenmesi Saat işaretinin periyodu (P) Kurma süresi Tutma süresi KurmaTutma süresi süresi Flip-flopun gecikmesi Flip-flopun çıkışı ( değişkeni) geçerli ış giriş değerleri verildi. (kararlı, geçerli) F devresi çalışıyor. F'nin gecikmesi F devresi işini tamamlamış olmalı P min = Tutma Sür. + F'deki maks gecikme + Kurma Sür. Gerçek uygulamalarda bu süre daha uzun seçilir çünkü girişler anında hazır olamaz. 2000-2013 rd.oç.r. Feza BUZLUCA 7.19