Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes Suhap Şahn *, Burcu Kır Savaş 2 07.05.206Gelş/Receved,06.0.206Kabul/Accepted do: 0.6984/saufenblder.4583 ÖZ Trgonometrk, logartmk, hperbolk vb. matematksel fonksyonlarının donanımsal gerçeklenmes sıklıkla kullanılmaktadır. Bu fonksyonların donanımsal gerçeklenmes yöntemlerden br olan CORDIC algortması donanım kaynağı, güç tüketm açısından ön plana çıkmaktadır. Çalışmada snyal şleme uygulamalarında kullanmak amacıyla döndürme ve vektörelmodlarda daresel açı dönüşümler kullanan Jenerk CORDIC algortmasının FPGA degerçeklenmes anlatılmıştır. Uygulamada farklı terasyon değerlernde ve ver uzunluklarında sentez sonuçlarıyla brlkte gerçekleme sonucunda ortalama karesel hata değerler karşılaştırmalı olarak verlmştr. Sonuçlarda, sabt çarpan değernde terasyon sayısının donanımsal gerçeklemey etklemedğ ve sabt terasyon değernde çarpan değer arttıkça çıkışta elde edlen sonuçların hata değerlernn azaldığı gözlemlenmştr. Gerçeklemede Xlnx frmasına at Artx-7 FPGA XC7A00T-CSG324C FPGA entegres kullanılmıştır. Anahtar Kelmeler: CORDIC, döndürme modu, vektörel mod, FPGA ABSTRACT Hardware plementaton of generc CORDIC algorthm on FPGA Trgonometrc, exponental, logarthmc, hyperbolc and several other mathematcal functons, are frequently used n hardware mplementaton applcatons. CORDIC algorthm, whch s a wdely used method for hardware mplementaton of these functons due to ts effcent space utlzaton and low power consumpton. In ths study, FPGA hardware mplementaton of rotaton angle converson and crcular vector mode CORDIC algorthm for sgnal processng applcatons s descrbed. The resultng mean squared error values are provded wth respect to dfferent data lengths and dfferent teratons. In ths study, the target mplmentaton platform s Xlnx Artx-7 FPGA platform. Keywords: CORDIC, rotaton mod, vectoral mod, FPGA. GİRİŞ (INTRODUCTION) Teknolojnn gelşmes ve kullanılan chazların sürekl küçülmes le brlkte gömülü sstemler hayatımızın her alanında kullanılmaktadır. Özellkle snyal ve görüntü şleme, letşm sstemler, robotk gb çeştl alanlarda k uygulamaların gerçeklenmesnde kullanılan gömülü sstemler genellkle trgonometrk, logartmk, hperbolk gb temel matematk fonksyonlarına htyaç duymaktadır [][2][3][4][5][6]. Bu fonksyonların donanımsal olarak gerçeklenmes oldukça zor ve malyetl olması nedenyle FPGA, ASIC gb mmarler üzernde bu fonksyonların gerçekleneblmes çn farklı matematksel yaklaşımlara dayalı yöntemler gelştrlmştr [7],[8]. * Sorumlu Yazar / Correspondng Author Kocael Ünverstes, Mühendslk Fakültes Blgsayar Mühendslğ, Kocael - suhapsahn@kocael.edu.tr 2 Kocael Ünverstes, Mühendslk Fakültes Blgsayar Mühendslğ, Kocael- burcu.kr@kocael.edu.tr
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes Lteratürde bu mmarler üzernde lgl fonksyonların gerçeklenmesne lşkn kullanım yoğunluğuna göre 3 donanımsal gerçekleme yöntem ön plana çıkmaktadır [9]. İlk yöntem olan ser açılım ve polnom yaklaşımı donanımsal olarak yoğun ş yükü gerektrmektedr. İknc yöntem olan bak-oku tablosu yaklaşımında se uygulamaya at ver yapısının çözünürlüğünü artırmak çn yüksek mktarda hafıza brm kullanmak gerekmektedr [0]. İlgl fonksyonların donanımsal olarak gerçeklenmesne yönelk önerlen son yöntem olan CORDIC (COrdnateRotatonalDIgtalComputer) algortması [], kartezyen koordnat sstemnde brm uzunluktak br vektörün döndürülerek vektöre at açı, uzunluk ve yen kartezyen koordnat bleşenlernn hesaplanması esasına dayanan br yaklaşımdır [2]. Hesaplamalarda k ve knn katlarını teratf olarak kullanan CORDIC algortması, donanımsal olarak sadece öteleme şlemne htyaç duymaktadır. Bundan dolayı hız ve malyet olarak avantaj sağlamaktadır [3]. Böylece son zamanlarda lteratürde sunulan matematk fonksyonlarının donanımsal gerçeklenmesne lşkn çalışmalarda CORDIC algortması terch edlmştr [4][5][6]. Bu makalede, döndürme modda (rotatonmode) ve vektörelmodda (vectorngmode) daresel açı dönüşümü yöntemler kullanan jenerk CORDIC algortmasının FPGA'da donanımsal gerçeklenmes anlatılmıştır. Çalışmada, lteratürde sunulan çalışmalardan farklı olarak değşk ver uzunlukları ve terasyon değerlernde donanımsal gerçeklenen CORDIC algortmasının çıkış değerlernde oluşan ortalama karesel hata değerler ve donanım kaynağı tüketm değerler gösterlmştr. Gerçeklemede Xlnx frmasına at Artx-7 FPGA XC7A00T-CSG324C FPGA entegres kullanılmıştır. Çalışmada sayı formatı olarak tam sayı formatı seçlmştr. 2. CORDIC ALGORİTMASI (CORDIC ALGORITHM) Trgonometrk fonksyonların blgsayar tarafından hesaplanablmes çn, 959 yılında JackVolder tarafından ortaya sürülen CORDIC algortması, 97 yılında J.S. Walther tarafından hperbolk ve üstel fonksyonlar, logartma, karekök hesaplamaları yapablecek şeklde gelştrlmştr [7][8]. Denklem () de; sınır aralığında tanımlı CORDIC algortması 2 2 genel fades verlmştr. x x d y 2 y y d x 2 z z d e () Denklem () de tanımlı d parametres, Denklem (2) de gösterldğ gb z değernn poztf veya negatf olmasına göre - veya değern almaktadır. e parametres daresel, doğrusal ve hperbolk hesaplamaları yapan her denklem çn farklı değer almaktadır. Daresel dönüşüm çn tanımlı eştlk Denklem (3) de, doğrusal dönüşüm çn tanımlı eştlk Denklem (4) de ve hperbolk dönüşüm çn kullanılan eştlk Denklem (5) de gösterlmştr., z 0 d, z 0 (2) e tan 2 (3) e 2 (4) e tanh 2 (5) Denklem () de tanımlı parametres yapılacak hesaplama teknğne göre değer alan sabt parametredr. Bu değerler Hata! Başvuru kaynağı bulunamadı. de gösterlmştr. Her dönüşüm tp döndürme ve vektörel olmak üzere k çözüm moduna sahptr. Tablo. Dönüşüm tpne göre µ parametresnn alacağı değerler (The values whch µ parametres wll take accordng to converson types) Dönüşüm Tp µ Daresel Doğrusal 0 Hperbolk - 2.. Daresel Açı Dönüşümü (Crcular Angle Conversons) Daresel açı dönüşüm şlemlernde, Hata! Başvuru kaynağı bulunamadı. den de görüleceğ üzere Denklem () de tanımlanan parametre değer olmaktadır. Daresel açı dönüşüm şlemlernde döndürme modu kullanılarak drekt olarak snüs ve kosnüs değerler dolaylı olarak se tanjant ve kotanjant değerler elde edleblmektedr. Vektörel modda se kartezyen
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes koordnat değerlernn polar koordnat değerlerne dönüşümü yapılmaktadır. 2... Döndürme Modu (Rotaton Mod) Döndürme modunda daresel açı dönüşüm şlemlernde temel amaç Denklem () de tanımlanan z değşken değern sıfıra yaklaştırmaktadır (Denklem (6), Hata! Başvuru kaynağı bulunamadı.). m xm K x cos z y sn z ym K y cos z xsn z z 0 (6) Şekl. Döndürme modunda Daresel Açı Dönüşümü(Crcular angle converson n rotaton mode) Şekl. Döndürme modunda Daresel Açı Dönüşümü le elde edleblecek değerler (Values whch can be obtaned by crcular angle rotaton n rotaton mode) Döndürme modda daresel açı dönüşümü, vektörün. anındak pozsyonu le (+). anındak pozsyonu arasındak açı değer θsıfırlanana kadar kaydırma şlemlernn gerçekleştrlmesyle yapılmaktadır (Şekl ). Denklem (7) de verlen eştlkle döndürme modda daresel açı dönüşüm şlem gerçekleştrlmektedr. X tan X cos Y tan Y (7). adım le (+). adım arasında gerçekleştrlecek döndürme şlem açı değer Denklem (8) dek gb hesaplanır. Bütün adımlardak açıların toplamı döndürme açısı yı vermeldr. Denklem (9) de tanımlı S parametres { } değerlern almaktadır. Bu blgler doğrultusunda Denklem (7) de tanımlanan tan değer Denklem (0) dak gb fade edlmektedr. arctan 2 n (8) Sn n (9) n0 tan 2 S (0) Denklem (0) da verlen fadey Denklem (6) da yerne koyduğumuzda Denklem () elde edlr. X S 2 X n n K n Y Sn 2 Y () Denklem () da tanımlanan (2) de k gb hesaplanır. K değşken Denklem K 2 2 (2) K parametresteratf süreç çersnde hmal edleblr ve daha sonra br ölçekleme faktörü olarak uygulanablr (Denklem 3).
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes K n n n K (3) 2 0 0 2 2..2. Vektörel Mod(Vectoral Mod) Vektörel daresel açı dönüşüm şlemlernde temel amaç Denklem () de tanımlanan y değşken değern sıfıra yaklaştırmaktır (Denklem (4), Şekl 2). Başlangıç değerler x0 ve z0 0 seçldğ durumda kartezyen koordnat değerlermn polar koordnat değerlerne dönüşümü yapılmaktadır (Denklem (4). Denklem (4) de tanımlanan K parametres Denklem (5) dek gb hesaplanmaktadır. x K x y y z m m m K 0 2 2 y z arctan x (4) n 2 2 (5) 0 Şekl 2. Vektörel Daresel Açı Dönüşümü le elde edleblecek değerler(values whch can be obtaned by crcular angle converson n vectorel mode) 3.CORDIC ALGORITMASININ DONANIMSAL GERÇEKLENMESİ(HARDWARE IMPLEMENTATION OF CORDIC ALGORITHM) Bu bölümde, Bölüm 2 de tanıtılan Döndürme ve Vektörel modda Daresel Açı Dönüşüm şlemlernn jenerk olarak FPGA tabanlı gerçeklenmes anlatılmaktadır. Şekl 3 de CORDIC algortmalarının gerçeklenmes aşamasında kullanılan GENERIC parametreler gösterlmektedr. ITERATION parametres algortmanın stenen değer hesaplaması çn yneleme sayısını fade etmektedr. Bu değer arttıkça çıkışta elde edlecek sonuçların duyarlılığında da artış gözlemlenecektr. MUL_COEFF parametre değer se gerçel sayı formatında hesaplanan tablo değerlernn tam sayı formatına dönüştürülmesnde kullanılacak 2 nn katı olan katsayı değern (2 MUL_COEFF ) fade etmektedr. DATA_SIZE parametres se çıkışta elde edlecek verlern uzunluğunu fade etmektedr. Bu değern tanımlanması sırasında, MUL_COEFF değerne cel log ITERATION değernn eklenmes çıkışta elde 2 edlecek sonuçların doğruluğu açısından önerlmektedr. generc( ITERATION : nteger; MUL_COEFF : nteger; DATA_SIZE : nteger ); Şekl 3. Jenerk CORDIC algortmalarında kullanılan parametreler (Paramet resused n Jenerk CORDIC) 3. Jenerk Daresel Açı Dönüşümünün Donanımsal Gerçeklenmes: Döndürme Modu (Hardware Implementaton of Generc Crcular Angle Conversons : Rotaton Mod) Dresel açı dönüşüm şlemlernn döndürme modda gerçekleştrlmes aşamasında öncelkle döndürme açı değerlernn ITERATION parametre değerne bağlı olarak bak-oku tablosu oluşturulması gerekmektedr. Dönüşüm şlemler sırasında her terasyonda lgl açı değer bak-oku tablosundan okunarak sonuç değer hesaplanmaktadır. FPGA tabanlı gerçeklemede döndürme açı değerlernn tutulduğu bak-oku tablosu oluşturma şlem çn gerekl tp ve fonksyon tanımlama VHDL kodları Şekl 4 de gösterlmştr. Şekl 4 te t_cordc_values tp real verlerden oluşan ITERATION parametre değer uzunluğunda br bak-oku tablosu tanımlamaktadır. f_calc_angels fonksyonu, Denklem (7) y kullanılarak ITERATION parametre değer uzunluğunda t_cordc_values tpnde bak-oku tablosu üretmektedr. ITERATION değer 2 seçldğ durumda Tablo 2 dek gb bak-oku tablosu oluşturulmaktadır. Tablo 2. Denklem (7) de tanımlı denklem kullanılarak bak-oku tablosu değerlernn oluşturulması (Formaton of look- read table values usng equaton(7)) Denklem (7) Denklem (7) 0.7853986339745 7 0.0562372862048 2 0.4636476090008 8 0.00782340600 3 0.2449786632686 9 0.003906230397 4 0.2435499454676 0 0.00953225648 5 0.0624880999596 0.0009765628956 6 0.0323983343027 2 0.0004882829
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes typet_cordc_values sarray(0 toiteration - ) ofreal; functonf_calc_angels(iteration: nteger) returnt_cordc_values s varablev_k_angels : t_cordc_values; begn forn_ n0 toiteration - loop v_k_angels(n_) := arctan(2.0**(-.0 * real(n_))); returnv_k_angels; endf_calc_angels; functonf_conv_real_to_int(r_cordc_va lues : t_cordc_values; ITERATION, MUL_COEFF : nteger ) returnt_int_data s varable v_int_data : t_int_data; begn forn_ n0 toiteration - loop v_int_data(n_) := nteger(r_cordc_values(n_) * real(2**mul_coeff)); returnv_int_data; endf_conv_real_to_int; Şekl 4. Açı değerlernn oluşturulmasında kullanılan ver tp ve fonksyonun VHDL kodları (Data typeused n the formaton of angle value sand VHDL codes of the functon) Denklem (2) de tanımlanan parametre değerlernn hesaplanması çn Şekl 6 da gösterlen f_calc_k_values fonksyonu kullanılmaktadır. Her br terasyon değerler çn ölçekleme faktörü değerler hesaplanmaktadır. functonf_calc_k_values(iteration: nteger) returnt_cordc_values s varablev_k_values : t_cordc_values; begn v_k_values(0) :=.0 / sqrt(2.0); forn_ n toiteration - loop v_k_values(n_) := v_k_values(n_ - ) * (.0 / sqrt(.0 + 2.0**(-2.0 * real(n_)))); returnv_k_values; endf_calc_k_values; Şekl 5. Her br terasyon değer çn ölçekleme faktörünün hesaplayan VHDL kodları (VHDL codes calculatng the scalng factor for each teraton) Şekl 4 ve Şekl 5 dan da görüleceğ üzere f_calc_angels ve f_calc_k_values fonksyonlarının döndürdüğü değerler real ver tpndedr. Bu ver tp FPGA çn sentezleneblr değldr. Bu nedenle bu değerler normalze edldkten sonra MUL_COEFF parametres le çarpılarak nteger ver tpne f_conv_real_to_int fonksyonu le dönüştürülmektedr (Şekl 6). Şekl 6. Gerçel sayı ver tpnden tam sayı ver tpne dönüşüm şlemn gerçekleştren VHDL kodu (VHDL code processng transformaton of real number to whole number) Örneğn 0.5 değer MUL_COEFF parametresn değer 8 olduğu durumda 4 değerne çevrlmektedr. f_conv_real_to_int fonksyonu le elde edlen tam sayı değerler le jenerk olarak tanımlanan ver uzunluğunda şlem yapablmek amacı le tür dönüşümü şlemnn gerçekleştrldğ f_conv_int_to_std_logc_vector fonksyonu Hata! Başvuru kaynağı bulunamadı. de gösterlmştr. Jenerk CORDIC algortmasının donanımsal gerçeklenmesne lşkn sözde kod Şekl 8 da verlmştr. Şekl 9 da tanımlanan., 2. ve 3. adımların jenerk parametrelerne bağlı olarak gerçeklenmesne lşkn VHDL kodları Şekl 9, Şekl 0 ve Hata! Başvuru kaynağı bulunamadı. de verlmştr. functonf_conv_int_to_std_logc_vector( r_int_values : t_int_data; ITERATION, DATA_SIZE : nteger) returnt_std_logc_vector_data s varable v_std_logc_vector_data : t_std_logc_vector_data; begn forn_ n0 toiteration - loop v_std_logc_vector_data(n_):= conv_std_logc_vector( r_int_values(n_), DATA_SIZE); returnv_std_logc_vector_data; endf_conv_int_to_std_logc_vector; Şekl 7. Tam sayı ver tpnden std_logc_vector ver tpne dönüşüm şlemn gerçekleştren VHDL kodu (VHDL code processng transformaton of whole number to std_logc_vector number) Şekl 9 da. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları Şekl 0 da verlmştr. Şekl 0 dan da görüleceğ üzere açı değernn poztf veya negatf olma durumuna göre atama şlemler yapılmaktadır.
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes. Açı değerne bağlı olarak Denklem (2) de tanımlanan şlemler gerçekleştr (Şekl 9). 2. Denklem (0) da tanımlan şlemler gerçekleştr (Şekl 0). 3. Parametreler güncelle (Hata! Başvuru kaynağı bulunamadı.). 4. Tüm terasyon değerler çn şlemler koşturulduysa 5. adıma, aks durumda. Adıma geç. 5. Denklem (2) de tanımlanan şlemler Şekl 8. CORDIC algortmasının donanımsal gerçeklenmesne lşkn sözdekod (Pseude code related to the hardware realzaton of CORDIC algorthm) Şekl 8 da. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları Şekl 9 da verlmştr. Şekl 9 dan da görüleceğ üzere açı değernn poztf veya negatf olma durumuna göre atama şlemler yapılmaktadır. Şekl 0 de Şekl 8 da 2. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları verlmştr. Şekl 0 den de görüleceğ üzere CALC_FACTOR ve CALC_NEW_V durumlarında Denklem (0) da tanımlanan şlemler gerçeklenmektedr. SET_NEW_V değernde güncelleme şlemler yapılarak terasyondak yen değerler, vektördek yerlerne atanmaktadır. f r_teta < 0 then r_sgma <= (conv_std_logc_vector(- * 2** MUL_COEFF, DATA_SIZE)); else r_sgma <= (conv_std_logc_vector( * 2** MUL_COEFF, DATA_SIZE)); endf; Şekl 9.. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları (VHDL codes related to realzaton of processes n the frst step) when CALC_FACTOR => r_factor <= r_sgma * r_pow_of_2; r_cordc_cntrl <= CALC_NEW_V; when CALC_NEW_V => r_v_new_0 <= conv_std_logc_vector(2**mul_coeff, DATA_SIZE) * r_v_vector(0) - r_v_vector() * r_factor(mul_coeff + DATA_SIZE - downto MUL_COEFF); r_v_new_ <= conv_std_logc_vector(2**mul_coeff, DATA_SIZE) * r_v_vector() + r_v_vector(0) * r_factor(mul_coeff + DATA_SIZE - downto MUL_COEFF); r_cordc_cntrl <= SET_NEW_V; when SET_NEW_V => r_v_vector(0) <= r_v_new_0(mul_coeff + DATA_SIZE - downto MUL_COEFF); r_v_vector() <= r_v_new_(mul_coeff + DATA_SIZE - downto MUL_COEFF); r_teta_delta <= r_sgma * r_angel; Şekl 0. 2. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları (VHDL codes related to realzaton of processes n thesecond step) Hata! Başvuru kaynağı bulunamadı. de Şekl 8 da 3. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları verlmştr. Bu adımda CORDIC algortmasında kullanılan parametre güncelleme şlemler yapılmaktadır. 3.2. Jenerk Daresel Açı Dönüşümünün Donanımsal Gerçeklenmes Vektörel Mod(Hardware Implementaton of Generc Crcular Angle Conversons : Vectoral Mod) Dresel açı dönüşüm şlemlernn vektörelmodda gerçekleştrlmes aşamasında ITERATIONparemetre değerne bağlı olarak bak-oku tablosu oluşturulması gerekmektedr. Dönüşüm şlemler sırasında her terasyonda lgl değer bak-oku tablosundan okunarak sonuç değer hesaplanmaktadır.
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes r_teta <= r_teta - r_teta_delta(mul_coeff + DATA_SIZE - downto MUL_COEFF); r_pow_of_2 <= '0' & r_pow_of_2(data_size - downto ); f n_ + 2 > VALUE_SIZE then r_angel <= '0' & r_angel(data_size - downto ); else r_angel <= r_angels_slv_data(n_ + ); end f; Şekl. 3. adımda tanımlanan şlemlern gerçeklenmesne lşkn VHDL kodları (VHDL codes related to realzaton of processes n the thrd step) FPGA tabanlı gerçeklemede bak-oku tablosu oluşturma şlem çn gerekl fonksyon tanımlamaları VHDL kodları Şekl 2 da gösterlmştr. Şekl 2 da tanımlanan f_calc_tp_values fonksyonunun döndürdüğü değerlern grş olarak verldğ f_calc_atantp_values fonksyonun kullanarak ITERATION parametre değer uzunluğunda t_cordc_values tpnde bak-oku tablosu üretmektedr. Denklem (4) de tanımlanan K parametre değerlernn hesaplanması çn Şekl 3 da gösterlen f_calc_k_valuesfonksyonu kullanılmaktadır. Her br terasyon değerler çn ölçekleme faktörü değerler hesaplanmaktadır. Şekl 4 de vektörelmodda CORDIC algortmasının donanımsal gerçeklenmesne at şematk gösterm verlmştr. 3.3. Test Sonuçları (Test Results) Tablo 3 te sabt çarpan (MUL_COEFF = 8) ve ver uzunluğu (DATA_WIDTH = 24) değerlernde farklı terasyon değerler çn algortma çıkışında elde edle kosnüs ve snüs değerlernn ortalama karesel hata (OKH) oranları ve FPGA üzernde kullandığı mandal sayıları gösterlmştr. Tablo 3 te terasyon sayısının değşmes algortmanın gerçeklenmes esnasında kullanılan alanı etklemedğ ve 20. terasyondan sonra OKH değerler değşmedğ görülmektedr. Tablo 4 de sabt terasyon (ITERATION = 24) değernde farklı çarpan değerler çn algortma çıkışında elde edle kosnüs ve snüs değerlernn ortalama karesel hata (OKH) oranları ve FPGA üzernde kullandığı mandal sayıları gösterlmştr. Tablo 4 de çarpan değernn artması le alan kullanımı artmakta fakat OKH değerlernde azalma görülmektedr. functonf_calc_tp_values(iteration: nteger) returnt_cordc_values s varablev_tp_values : t_cordc_values; begn v_tp_values(0) :=.0;v_tp_values() :=.0;v_tp_values(2) :=.0; forn_ n3 toiteration - loop v_tp_values(n_) := v_tp_values(n_ - ) / 2.0; returnv_tp_values; endf_calc_tp_values; functonf_calc_atantp_values(c_tp_value s : t_cordc_values; ITERATION: nteger) returnt_cordc_values s varablev_atantp_values : t_cordc_values; begn v_atantp_values(0) := c_pi / 4.0;v_atantp_values() := c_pi / 4.0; v_atantp_values(2) := c_pi / 4.0; forn_ n3 toiteration - loop v_atantp_values(n_) := arctan(c_tp_values(n_)); returnv_atantp_values; endf_calc_atantp_values; Şekl 2. Bak-oku tablosu oluşturmak çn kullanılan fonksyonun VHDL kodları (VHDL codes of the functon whch s used to form look- uptable) Tablo 5 de sabt çarpan (MUL_COEFF = 8) ve ver uzunluğu (DATA_WIDTH = 24) değerlernde farklı terasyon değerler çn algortma çıkışında elde edle genlk ve açı değerlernn ortalama karesel hata (OKH) oranları ve FPGA üzernde kullandığı mandal sayıları gösterlmştr. Tablo 5 den terasyon sayısının değşmes algortmanın gerçeklenmes esnasında kullanılan alanı etklemedğ 20. terasyondan sonra OKH değerler değşmedğ görülmektedr. Tablo 6. Farklı çarpan değerlernde kosnüs ve snüs değerler çn ortalama karasel hata değerler ve kullanılan mandal sayıları (ITERASYON = 24) (Rootmean square values for mean cosnus and snus values n dfferent multpler values and flp-flops that are used- ITERASYON = 24) Mul_c Okh_genlık Okh_acı Mandal Dsp oeff 0 2.698429 0-8.820 08 3 0 0-7 2 9,48290 0-9 3,60584 20 3 9 0-9 6,86537 0-0 9,35340 6 0-44 3
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes 20 2,53206 0-3 4,06095 4 0-3 24,0853 0-4,8459 2 0-4 68 6 227 0 4. SONUÇLAR(CONCLUSION) Bu çalışmada döndürme modda daresel açı dönüşümü kullanılarak snüs ve kosnüs değerlernn hesaplanması ve vektörel modda daresel açı dönüşümü kullanılarak da br vektörün polar koordnat değerlernn hesaplanma şlemler FPGA tabanlı donanımsal olarak gerçeklenmştr. Gerçeklemede terasyon sayısının donanımsal gerçeklemede kullanılan alan tüketmn etklemedğ ve 20. terasyon değernden sonra OKH değerlernn değşmedğ Tablo 3 ve Tablo 5 de gösterlmştr. Bu durumun neden olarak seçlen çarpan değernn bak-oku tablosu değerlernn tümünü uygun sevyelere ölçekleyememesnden kaynaklanmaktadır. Örneğn döndürme modda f_calc_angels fonsyonunun döndürdüğü 20 terasyon değer 28 le çarpma şlem gerçekleştrdğmzde elde edlen değer 0 olacaktır. Bu nedenle 20. terasyon değernden sonra gerçekleştrlecek olan terasyonlarda yne fonksyon 0 değern döndürecektr. İterayon değernn sabt tutulup çarpan değernn artırılması le OKH değerlernn değşklkler gösterdğ Tablo 4 ve Hata! Yer şaret başvurusu geçersz. da gösterlmştr. Tablolardan da görüleceğ üzere çarpan değer arttıkça sabt terasyon değernde çıkışta elde edlen sonuç değerlernde hata değerler azalmaktadır. de sabt terasyon (ITERATION = 24) değernde farklı çarpan değerler çn algortma çıkışında elde edle genlk ve açı değerlernn ortalama karesel hata (OKH) oranları ve FPGA üzernde kullandığı mandal sayıları gösterlmştr. Tablo 4 de çarpan değernn artması le alan kullanımı artmakta fakat OKH değerlernde azalma görülmektedr. functonf_calc_k_values(c_atantp_values : t_cordc_values; ITERATION: nteger) returnreals varablev_k : real; begn v_k := sqrt(2.0) / 4.0; forn_ n3 toiteration - loop v_k := v_k * cos(c_atantp_values(n_)); returnv_k; endf_calc_k_values; Şekl 3. İterasyon değer çn ölçekleme faktörünü hesaplayan VHDL kodları (VHDL codes calculatng the scalng factor for teraton value) Şekl 4. VektörelModda CORDIC algortması şematk göstermschematcdsplay of CORDIC algorthmnvectorelmode) Tablo 3. Farklı terasyon değerlernde cosnüs ve snüs değerler çn ortalama karasel hata değerler ve kullanılan mandal sayıları (MUL_COEFF = 8, DATA_WIDTH = 24)(Root-mean square values for mean cosnus and snus values n dfferent teraton values and flpflops that are used-mul_coeff = 8, DATA_WIDTH = 24) Iteratıon Okh_cos Okh_sın Mandal Dsp 2 2,33550,93478 247 0 0-8 0 0-8 6 2,346898 2,34689 247 0 0-0 8 0-0 20 2,474788,26875 247 0 0-0 2 0-0 24 2,474788 0-0,26875 2 0-0 247 0 28 2,474788 0-0,26875 2 0-0 247 0 Tablo 4. Farklı çarpan değerlernde ortalama kosnüs ve snüs değerler çn ortalama karasel hata değerler ve kullanılan mandal sayıları (ITERASYON = 24) (Root-mean square values for mean cosnus and snus values n dfferent multpler value sand flp-flops that are used- ITERASYON = 24) Mul_coef Okh_cos Okh_sın Mandal Dsp f 0,9524,9524 75 6 0-6 0-6 2 5,53225 5,586 93 6 0-7 0-7 6 2,6347,697809 27 6 0-9 0-9 20,208777,208777 325 6 0-0- 24 7,503266 0-4 7,503266 0-4 337 20 Tablo 5. Farklı terasyon değerlernde cosnüs ve snüs değerler çn ortalama karasel hata değerler ve kullanılan mandal sayıları (MUL_COEFF = 8, DATA_WIDTH = 24)(Root-mean square values for mean cosnus and snus values n dfferent teraton value sand flpflops that are used- MUL_COEFF = 8, DATA_WIDTH = 24) Iteratıo Okh_genlık Okh_acı Mandal Dsp n 2 8.4350 0 -.87307 202 3 2 0 0-7 6 5.593260 0 -.73585 202 3 2 4 0-9 20 5.59360 0-8.47966 202 3 2 6 0-24 5.59360 0-2.20239 0 0-202 3
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes 28 5.59360 0-2.20239 0 0-202 3 Tablo 6. Farklı çarpan değerlernde kosnüs ve snüs değerler çn ortalama karasel hata değerler ve kullanılan mandal sayıları (ITERASYON = 24) (Root-mean square values for mean cosnus and snus values n dfferent multpler values and flp-flops that are used- ITERASYON = 24) Mul_c Okh_genlık Okh_acı Mandal Dsp oeff 0 2.698429 0-8.820 08 3 0 0-7 2 9,48290 0-9 3,60584 20 3 9 0-9 6,86537 0-0 9,35340 44 3 6 0-20 2,53206 0-3 4,06095 68 6 4 0-3 24,0853 0-4,8459 2 0-4 227 0 5. SONUÇLAR(CONCLUSION) Bu çalışmada döndürme modda daresel açı dönüşümü kullanılarak snüs ve kosnüs değerlernn hesaplanması ve vektörel modda daresel açı dönüşümü kullanılarak da br vektörün polar koordnat değerlernn hesaplanma şlemler FPGA tabanlı donanımsal olarak gerçeklenmştr. Gerçeklemede terasyon sayısının donanımsal gerçeklemede kullanılan alan tüketmn etklemedğ ve 20. terasyon değernden sonra OKH değerlernn değşmedğ Tablo 3 ve Tablo 5 de gösterlmştr. Bu durumun neden olarak seçlen çarpan değernn bak-oku tablosu değerlernn tümünü uygun sevyelere ölçekleyememesnden kaynaklanmaktadır. Örneğn döndürme modda f_calc_angels fonsyonunun döndürdüğü 20 terasyon değer 2 8 le çarpma şlem gerçekleştrdğmzde elde edlen değer 0 olacaktır. Bu nedenle 20. terasyon değernden sonra gerçekleştrlecek olan terasyonlarda yne fonksyon 0 değern döndürecektr. İterayon değernn sabt tutulup çarpan değernn artırılması le OKH değerlernn değşklkler gösterdğ Tablo 4 ve Hata! Yer şaret başvurusu geçersz. da gösterlmştr. Tablolardan da görüleceğ üzere çarpan değer arttıkça sabt terasyon değernde çıkışta elde edlen sonuç değerlernde hata değerler azalmaktadır. KAYNAKÇA(REFERENCES) [] S. Karthck, P. Prya ve V. S, CORDIC Based FFT for Sgnal Processng System, Internatonal Journal of Advanced Research n Electrcal, Electroncs and Instrumentaton Engneerng, clt, no. 6, 202. [2] Y. H. Hu ve Z. Wu, An effcent CORDIC array structure for the mplementaton of dscrete cosne transform, IEEE Transactons on Sgnal Processng, clt 43, no., pp. 33-336, 2002. [3] Y. H. Hu, On the Convergence of the CORDIC Adaptve Lattce Flterng (CALF) Algorthm, IEEE TRANSACTIONS ON SIGNAL PROCESSING, clt 46, no. 7, pp. 86-87, 998. [4] S. Sharma, P. N. Ravchandran, S. Kulkarn, V. M. ve P. Lakshmnarsmahan, Implementaton of Para-CORDIC Algorthm and Its Applcatons n Satellte Communcaton, Internatonal Conference on Advances n Recent Technologes n Communcaton and Computng, 2009. [5] P. Revath, M. N. Rao ve G. Locharla, Archtecture Desgn and FPGA Implementaton of CORDIC Algorthm for Fngerprnt Recognton Applcatons, Proceda Technology, clt 6, p. 37 378, 202. [6] P.Karthkeyan, K.Kavaskar, P.Krbakaran, A.Mankandan ve R. Sekar, VLSI Implementaton of Cordc Based Robot Navgaton Processor, Internatonal Research Journal of Engneerng and Technology, clt 3, no. 2, 206. [7] J. Sujtha ve V. R. Reddy, Implementaton of Log and Exponental Functon n FPGA, Internatonal Journal of Engneerng Research & Technology, clt 3, no., 204. [8] L. Deng, C. Chakrabart, N. Ptsans ve X. Sun, Automated optmzaton of look-up table mplementaton for functon evaluaton on FPGAs, Mathematcs for Sgnal and Informaton Processng, 2009. [9] B. Lakshm ve A. S. Dhar, CORDIC Archtectures: A Survey, VLSI Desgn, clt 200, 200. [0] M. A. Çavuşlu, C. Karakuzu ve F. Karakaya, Neural dentfcaton of dynamc systems on FPGA wth mproved PSO learnng, Appled Soft Computng, clt 2, no. 9, p. 2707 278, 202. [] J. Volder, The CORDIC Trgonometrc Computng Technque, IRE Trans. Electronc Computers, clt 8, pp. 330-334, 959. [2] B. Kr, M. Altuncu ve S. Şahn, FPGA based mplementaton of CORDIC usng dfferent number format, Technologcal Advances n Electrcal, Electroncs and Computer Engneerng, 203. [3] J. Sanchez, A. Jmeno, H. Mora, J. Mora ve F. Pujol, A Cordc-based Archtecture for Hgh Performance Decmal Calculatons, IEEE Internatonal Symposum on Industral Electroncs, 2007.
Sakarya Ünverstes Fen Blmler Ensttüsü Dergs, 2(), 207, 6-25 S. Şahn, B.K. Savaş / Jenerk Cordc algortmasının FPGA da donanımsal gerçeklenmes [4] R. Andraka, A survey of CORDIC algorthms for FPGA based computers, IEEE Transactons on Computers, clt 45, no. 3, p. 328 339, 998. [5] K. Kumar, K. Rao ve R. Durga, FPGA Implementaton of DSWG Usng CORDIC Algorthm, Internatonal Journal of Innovatve Research n Computer and Communcaton Engneerng, clt, no. 7, 203. [6] R. Mehra ve B. Kamboj, FPGA Implementaton of Ppelned CORDIC Sne Cosne Dgtal Wave Generator, Int. J. Comp.Tech. Appl, clt, no.. [7] J. S. Walther, A unfed algorthm for elementary functons,proceedngs of the AFIPS Sprng Jont Computer Conference, 97. [8] J. S. Walther, The story of Unfed CORDIC, Journal of VLSI Sgnal Processng, clt 25, no. 2, p. 07 2, 2000.